「clock input」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

A variable cyclic pulse signal and a sampling clock are input to a counter means 32 in an adaptive signal processor 30, and an input cycle is counted by a sampling clock to input a count value to a timing generation means 34.例文帳に追加

可変周期パルス信号とサンプリングクロックが適応信号処理３０内のカウンタ手段３２に入力され、入力周期がサンプリングクロックでカウントされてカウント値がタイミング発生手段３４に入力される。 - 特許庁

Two clock signals generated by a tester are formed in an input/ output buffer arrangement area 3 through input/output pads 5b, 5c, and sent to a function buffer 7b having an input/output buffer and a clock synthesizing circuit.例文帳に追加

テスタから発生する２つのクロック信号は、入出力パッド５ｂ、５ｃを介して、入出力バッファ配置エリア３に形成され、入出力バッファとクロック合成回路を有する機能バッファ７ｂに送られる。 - 特許庁

A SDRAM comprises a clock buffer 21 receiving a clock signal CLK, an input buffer 31 inputting a mask control signal DQM and an input buffer 33 inputting input data DQ to be written in a DRAM core.例文帳に追加

ＳＤＲＡＭは、クロック信号ＣＬＫを受けるクロックバッファ２１と、マスク制御信号ＤＱＭを入力する入力バッファ３１と、ＤＲＡＭコアへ書き込む入力データＤＱを入力する入力バッファ３３とを含む。 - 特許庁

A clock synchronous relation analyzing means 10 analyzes a synchronous relation about each clock output between the plurality of clock signal sources and the logic circuit with the plurality of clock signal sources connected to each input terminal, and since a clock tree configuring means 20 generates a clock tree, clock skew can be reduced without reconfiguring a clock tree.例文帳に追加

複数のクロック信号源と、この複数のクロック信号源が各入力端子に接続された論理回路との各クロック出力について、クロック同期関係解析手段１０によって、同期関係を解析し、この解析結果に基づいて、クロックツリー構成手段２０によって、クロックツリーを生成するため、クロックツリーを再構成することなく、クロックスキューを低減することができる。 - 特許庁

The clock control circuit 50 turn on the supply of the clock signal CLK when the input signal is different from the output signal, and turn off the supply of the clock signal CLK when the input signal is the same as the output signal.例文帳に追加

クロック制御回路５０は、上記入力信号と出力信号が異なる場合、クロック信号ＣＬＫの供給をＯＮし、上記入力信号と出力信号が同じ場合、クロック信号ＣＬＫの供給をＯＦＦする。 - 特許庁

To provide a clock identification recovery circuit and a clock identification recovery method that can establish synchronization in a short time after an input data signal is received and conduct proper clock identification recovery while dealing with the input data signal with jitter.例文帳に追加

入力データ信号が入力されてから短時間で同期が確立でき、ジッタを持った入力データ信号に対応して、適切なクロック識別再生を行うクロック識別再生回路及びクロック識別再生方法を提供する。 - 特許庁

Each time when a pulse 206 is inputted, a clock controller 26 determines the amounts of delay of the clock CK1 of an A/D conversion portion 20 and the clock CK2 of a latch driver 22 from an input clock CLK respectively, and adjusts the clock skews of the clocks CK1 and CK2.例文帳に追加

クロック制御部２６は、パルス２０６が入力される毎に、Ａ／Ｄ変換部２０のクロックＣＫ１とラッチ・ドライバ２２のクロックＣＫ２それぞれについて、入力クロックＣＬＫに対する遅延量を決定し、クロックＣＫ１とＣＫ２のクロックスキューを調整する。 - 特許庁

The discrimination circuit 10 monitors a state of an object clock CLK2 based on the fixed clock CLK1 which is always input, and discriminates whether the object clock CLK2 is in an input stop condition, or a frequency of the object clock CLK2 is out of a range of predetermined frequency or not.例文帳に追加

判定回路１０では、その常時入力される固定クロックＣＬＫ１に基づいて対象クロックＣＬＫ２の状態を監視し、対象クロックＣＬＫ２が入力停止状態にあるか、もしくは対象クロックＣＬＫ２の周波数が所定の周波数の範囲外にあるか否かを判断する。 - 特許庁

This semiconductor integrated circuit device is provided with a delay array 011 to input a clock and to generate plural clocks, a clock selecting circuit 026 to input the plural clocks and a control circuit 020 to select and control a clock to be outputted from the clock selecting circuit 026 from the plural clocks.例文帳に追加

クロックを入力し複数のクロックを発生する遅延アレイ０１１と、複数のクロックを入力するクロック選択回路０２６と、このクロック選択回路０２６から出力するクロックを複数のクロックから選択制御する制御回路０２０とを備えている。 - 特許庁

An input clock signal CLKi is output as an output clock signal CLKo through a voltage control delay circuit 12, and a delay amount of the voltage control delay circuit 12 is controlled based upon a result of phase comparison between the input clock CLKi and output clock signal CLKo.例文帳に追加

入力クロック信号ＣＬＫｉを電圧制御遅延回路１２を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１２における遅延量を制御する。 - 特許庁

A fastest clock selecting means 111 transmits only a clock signal of a highest frequency among input clock signals A4-A6 which are asynchronous to one another but in a frequency relation where frequencies are not largely different, as a fastest clock signal together with data input signals A1-A3.例文帳に追加

最速クロック選択手段１１１は、互いに非同期であるが、大きく周波数の違わない周波数関係にある入力クロック信号Ａ４〜Ａ６のうち、最も周波数の高いクロック信号だけを最速のクロック信号として、データ入力信号Ａ１〜Ａ３と共に送信する。 - 特許庁

While clock signals S1 output from a clock signal output circuit 171 are input to a random number generation circuit 173B, inverted clock signals S2 generated by inverting the clock signals S1 by an inversion circuit 178 are input to a latch signal generation circuit 180.例文帳に追加

乱数生成回路１７３Ｂにはクロック信号出力回路１７１から出力されたクロック信号Ｓ１が入力される一方、ラッチ信号生成回路１８０には反転回路１７８がクロック信号Ｓ１を反転させることにより生成した反転クロック信号Ｓ２が入力される。 - 特許庁

The gradation clock adjusting circuit 27, which is disposed between an input gradation clock CLKg and the counter 26, inputs a gradation clock CLKg different from the input gradation clock CLKg of the previous step to the counter 26 to change the position of a gradation control start pulse PS.例文帳に追加

階調クロック調整回路２７は、入力された階調クロックＣＬＫｇと、カウンター２６との間に配置され、入力された前段の階調クロックＣＬＫｇとは異なる階調クロックＣＬＫｇをカウンター２６に入力して階調制御開始パルスＰＳの位置を変更する。 - 特許庁

The clock skew is adjusted by operating a phase shift circuit 7 to apply the clock skew between the clock input of the device 2A and the clock input of the data source 5 and a voltmeter 8 is used to read the DC offset of a data output caused by the device 2A.例文帳に追加

クロック・スキューの調整は、位相シフト回路７を操作して、装置２Ａのクロック入力とデータソース５のクロック入力との間にクロック・スキューを与え、電圧計８を用いて、装置２Ａによって生じるデータ出力のＤＣオフセットを読み取ることによって達成される。 - 特許庁

On the basis of the phase comparing signal SPD, a control logic circuit 2 judges the advancement of the phase of the feedback clock RCLK relative to the input clock ICLK and controls a delay time DT of the VDL 1R so that the phase error of the input clock ICLK and the feedback clock RCLK can become zero.例文帳に追加

制御ロジック回路２は位相比較信号ＳＰＤに基づき、帰還クロックＲＣＬＫの入力クロックＩＣＬＫに対する位相の進み具合を判断し、入力クロックＩＣＬＫと帰還クロックＲＣＬＫとの位相誤差がゼロになるように、ＶＤＬ１Ｒの遅延時間ＤＴを制御する。 - 特許庁

To provide the clock signal generating circuit that generates a system clock signal whose phase is compensated against the deviation in the duty ratio of an input clock signal while reducing the area overhead and relieving the cost load on an external oscillator.例文帳に追加

入力クロック信号のデューティ比崩れに対して位相補償したシステムクロック信号を生成するに、外部発振子におけるコスト的負担、面積オーバーヘッドを軽減する。 - 特許庁

A clock generation circuit 100 receives the input of a reference clock with a period T and outputs a plurality of partial clocks 11-11n each with a phase difference which is an integer multiple of the reference clock.例文帳に追加

クロック生成回路１００は周期Ｔの基準クロックを入力とし、それぞれ基準クロックの整数倍の位相差をもつ複数の部分クロック１１〜１ｎを出力する。 - 特許庁

To provide a phase-locked loop circuit capable of outputting an output clock signal of a frequency based on an input clock signal by synchronizing with a local clock signal.例文帳に追加

ローカルクロック信号に同期し、入力クロック信号に基づく周波数の出力クロック信号を出力することができる位相ロックループ回路を提供することを課題とする。 - 特許庁

A clock shift part 13 shifts the input clock signal 16 by 1/8 period to form shift clock signals 16-1-16-4 and outputs them to data shift parts 14-1-14-4 respectively.例文帳に追加

クロックシフト部１３は、入力クロック信号１６を１／８周期ずつシフトしてシフトクロック信号１６−１〜１６−４として、各々データシフト部１４−１〜１４−４に出力する。 - 特許庁

A clock signal converter 106 outputs an output clock signal Cout after pulses where integer parts of addition values S_n do not vary are thinned out based upon an input clock signal Cin.例文帳に追加

クロック信号変換部１０６は、入力クロック信号Ｃｉｎに基づき加算値Ｓ_n の整数部が変化しないパルスが間引かれた出力クロック信号Ｃｏｕｔを出力する。 - 特許庁

To provide a clock phase locking apparatus wherein phase variations of an in-system distribution clock attended with switching of an input clock and system switching of an active / standby system sufficiently satisfy the international standards.例文帳に追加

入力クロックの切り替えや現用／予備系の系切り替えにともなうシステム内分配クロックの位相変動量が、国際規格を充分に満たすクロック位相同期システムを得る。 - 特許庁

A clock signal CK or CKX is generated based on input digital signals as a recovered clock signal through loop processing of the sampler 20 and the clock generator 30.例文帳に追加

サンプラ部２０およびクロック生成部３０によるループ処理により、入力デジタル信号に基づいて復元されたクロック信号として、クロック信号ＣＫまたはＣＫＸが生成される。 - 特許庁

An MPU 1 has clock output terminals for the specified number of channels, and from among them, a clock terminal CLK2 for a specified channel is connected in common to the clock input terminals of a plurality of motor drivers 5b and 5c.例文帳に追加

ＭＰＵ１は所定チャンネル数のクロック出力端子を有し、うち、所定チャンネルのクロック端子ＣＬＫ２は複数のモータドライバ５ｂ，５ｃのクロック入力端子に共用接続される。 - 特許庁

To provide a layout design method capable of realizing a layout with good arrangement balance of cells in a clock tree circuit for branching an input clock signal comprising a gated clock circuit.例文帳に追加

入力クロック信号を分岐させるクロックツリー回路がゲーテッドクロック回路を含む場合においても、セルの配置バランスが良いレイアウトを実現できるレイアウト設計方法等を提供する。 - 特許庁

A clock multiplying circuit 81 generates a demodulating multiplication clock DMCLK by multiplying a reference clock CLK input from a modulator, and outputs it to a demodulator 82.例文帳に追加

クロック逓倍回路８１は、変調装置から入力された基準クロックＣＬＫを逓倍することにより復調用逓倍クロックＤＭＣＬＫを生成して復調回路８２に出力する。 - 特許庁

To provide a clock switching circuit capable of preventing the hazard generation of output clock signals at the time of switching clocks regardless of the frequency ratio of input clock signals.例文帳に追加

入力クロック信号の周波数比に関係なく、クロック切り替え時における出力クロック信号のハザード発生を防止することが可能なクロック切り替え回路を提供する。 - 特許庁

(b) By removing the external capacitor (COSC) 31 from an input terminal 32 and applying an external clock (CK) 36 to the input of the hysteresis inverter (INV1) 33, the signal (VOSC) 35 synchronous with the external clock (CK) 36 is obtained.例文帳に追加

(ｂ)上記の外付けコンデンサ(COSC)31を入力端子32から外し、上記のヒステリシスインバータ(INV1)33の入力に外部クロック(CK)36を印加することで外部クロック(CK)36に同期した信号(VOSC)35を得る。 - 特許庁

A clock transferring circuit includes a write counter 2 which increments synchronously with a write clock CKw formed of input data Di1, and writes the input data Di1 in a buffer indicated by its incremented value Cw.例文帳に追加

書き込みカウンタ２は、入力データＤｉ１より作成された書き込みクロックＣＫｗに同期してインクリメントし、そのインクリメント値Ｃｗが示すバッファに入力データＤｉ１を書き込む。 - 特許庁

A reference clock 5 having the same frequency as the data rate of the input data 4 or the output clock of the VCO 12 is input into the G-VCO 13 as an injection signal 9.例文帳に追加

入力データ４のデータレートと等しい周波数の参照クロック５またはＶＣＯ１２の出力クロックは、注入信号９としてＧ−ＶＣＯ１３に入力される。 - 特許庁

The frequency division optical clock signal is input to an OTDM circuit 20 for multiplexing, thus outputting a multiple optical clock signal 22 having a repetition frequency f(GHz) coinciding with the transmission rate of the input light signal.例文帳に追加

OTDM回路20には、分周光クロック信号が入力されて多重され、入力光信号の伝送レートと一致した繰り返し周波数f(GHz)の多重光クロック信号22が出力される。 - 特許庁

A signal '1' is given to input terminals J_x, K_x of each JKFF circuit 12_x and a clock signal CLK is given to a clock input terminal CP_1 of the JKFF circuit 12_1.例文帳に追加

各ＪＫＦＦ回路１２_xの入力端子Ｊ_x及び入力端子Ｋ_xには「１」が入力され、ＪＫＦＦ回路１２_1のクロック入力端子ＣＰ_1にクロック信号ＣＬＫが入力される。 - 特許庁

The clock pulse input terminal of a first counter is connected to the horizontal scanning signal of the display and the clock pulse input terminal of a second counter is connected to the vertical scanning signal of the display.例文帳に追加

第１計数器のクロックパルス入力端は、ディスプレイの水平走査信号に連接され、第２計数器のクロックパルス入力端はディスプレイの垂直走査信号に連接される。 - 特許庁

Data output from the data output device 200 synchronously with the clock is held in an input-stage flip flop 107 so that the data synchronizes with the clock received by the input/output cell 103.例文帳に追加

そして、データ出力装置２００がクロックに同期して出力したデータを、入力段フリップフロップ１０７によって、入出力セル１０３が受信したクロックに同期して保持する。 - 特許庁

Microstrip lines 42, 44 are formed correspondingly to a pair of clock input terminals so that their terminal end resistors Rt4 to Rt7 are connected to nearby parts of these clock input terminals.例文帳に追加

一対のクロック入力端子に対応して設けたマイクロストリップライン４２、４４は、クロック入力端子の近傍の部分に終端抵抗Ｒｔ４〜Ｒｔ７が接続してある。 - 特許庁

An input-output processing part 153 is made to operate later than an input-output processing part 152 by a prescribed period by delaying a clock 153a than a clock 152a more by the prescribed period.例文帳に追加

クロック１５３ａをクロック１５２ａより所定時間だけ遅らせることで、入出力処理部１５３は入出力処理部１５２より所定時間だけ遅れて動作するようにしている。 - 特許庁

Thus, the phases of the plural input clocks are matched constantly and the variation of the output phase in switching the input clock can be suppressed.例文帳に追加

これにより、複数の入力クロックの位相が常に一致し、入力クロック切替時の出力位相変動を抑圧できる。 - 特許庁

An input/output circuit (6) performs input/output of data in a DDR mode conforming to an internal clock signal of this double speed.例文帳に追加

入出力回路（６）は、この２倍速の内部クロック信号に従ってＤＤＲモードでデータの入出力を行なう。 - 特許庁

In the delay test circuit 10, an input clock signal 20 is input which is generated in the interior of the semiconductor integrated circuit.例文帳に追加

ディレイテスト回路１０には、当該半導体集積回路の内部で生成された入力クロック信号２０が入力される。 - 特許庁

A logic device 100 comprises: a data input 112; a scan test input 114; a clock demultiplexer 108; and a master latch 104.例文帳に追加

論理装置１００はデータ入力１１２、走査試験入力１１４、クロックデマルチプレクサ１０８、およびマスタラッチ１０４を含む。 - 特許庁

A ring oscillator composed of the same delay cells as delay cells of a delay circuit for delaying an input clock is used to count oscillation outputs of m cycles of the input clock, and the number of delay cell stages for one cycle of the input clock is calculated to set the number of delay cells for an amount of phase shift.例文帳に追加

入力クロックを遅延させる遅延回路の遅延セルと同一の遅延セルで構成されたリングオシレータを用いて、入力クロックのｍ周期分の発振出力をカウントし、入力クロックの１周期分の遅延セル段数を計算して位相シフト量分の遅延セル段数を設定する。 - 特許庁

To provide an input/output terminal-sharing clock frequency selecting/oscillating circuit capable of changing many blocks, capable of sharply reducing the number of pins for clock input of LSI, and capable of automatically changing it to a pin for signal input when the clock is stabilized.例文帳に追加

本発明は、クロックを数多く変更可能で、ＬＳＩのクロック入力用のピン数を大幅に削減でき、クロックが安定したら自動的に信号入力用のピンに変更できる入出力端子共用クロック周波数選択発振回路を提供することを目的とする。 - 特許庁

That is, when a burst signal as a data signal is input, a reproduction clock signal is generated so as to synchronize a phase with the input burst signal, and when the burst signal is not input, the reproduction clock signal is generated so as to synchronize a phase with the multiplied clock signal.例文帳に追加

すなわち、データ信号としてのバースト信号が入力されているときは、入力されたバースト信号と位相が同期するように再生クロック信号を生成し、バースト信号が入力されていないときは逓倍クロック信号と位相が同期するように再生クロック信号を生成する。 - 特許庁

Delay time between a clock signal and a clock signal, with which this clock signal is delayed by a prescribed time, is sensed, input data are received within the time corresponding to the delayed time difference, and previous input data are latched until new input data are received.例文帳に追加

クロック信号及びこのクロック信号を所定の時間だけ遅延させたクロック信号間の遅延時間を感知して、前記遅延された時間差に該当する時間内に入力データを受信し、新しい入力データが受信されるまで以前の入力データをラッチする。 - 特許庁

A synchronizing circuit according to the present invention accepts an input signal synchronized to a first clock, stores a state of the input signal to synchronize the input signal with a transition of a second clock, and then generates an output signal synchronized with the transition of the second clock.例文帳に追加

本発明による同期化回路は、第１クロックに同期された入力信号を受け入れて、前記入力信号が第２クロックの遷移に同期することができるように前記入力信号の状態を貯蔵した後、前記第２クロックの遷移に同期した出力信号を生成する。 - 特許庁

To provide a semiconductor device which has a frequency detecting function of detecting a frequency of an input clock, and is capable of selecting drive capability by detecting the frequency of the input clock, and controlling a voltage level of an internal voltage according to the frequency of the input clock.例文帳に追加

入力クロックの周波数の検出が可能な周波数検出機能を有し、また入力クロックの周波数を検出しドライブ能力の選択が可能であり、また入力クロックの周波数に応じて内部電圧レベルの調節が可能な半導体装置を提供する。 - 特許庁