「clock input」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

Meanwhile, a reference clock is inputted in a down input part (the other input part) D in the up-down counter 10.例文帳に追加

他方アップ・ダウンカウンタ１０において、ダウン入力部（他方の入力部）Ｄには参照クロックが入力される。 - 特許庁

Information on time difference and information on biological clock are input from an input unit 16 to an information acquisition unit 31.例文帳に追加

入力部１６から時差の情報と体内時間の情報が情報取得部３１に入力される。 - 特許庁

The input/output operation of the frame memories is synchronized with an external clock, is operated at a different frequency between the input and output.例文帳に追加

フレームメモリの入出力動作は外部クロックに同期化し、入出力間は異なる周波数で動作する。 - 特許庁

A delay line (702) includes a clock input, a delay line output, and a delay line bias input.例文帳に追加

遅延線（７０２）はクロック入力端と、遅延線出力端と、遅延線バイアス入力端とを有している。 - 特許庁

In one method, a delay circuit delays the input clock signal by a delay time corresponding to the number of required clocks to generate a delayed clock signal, and the input clock signal and the delayed clock signal are outputted to increase the number of clocks.例文帳に追加

１つの方法では、遅延回路により、必要なクロック数に対応する遅延時間分入力クロック信号を遅延させて遅延クロック信号を生成し、入力クロック信号及び遅延クロック信号を出力することにより、クロック数を増加させる。 - 特許庁

During a scan test, first and second clock control sections 106, 107 select a scan clock input terminal 104 by a control signal from a control signal input terminal 105 to supply clock paths 108, 109 with a clock during the scan test.例文帳に追加

第１、第２のクロック制御部１０６、１０７は、スキャンテスト時に、制御信号入力端子１０５からの制御信号によってスキャンクロック入力端子１０４を選択し、クロックパス１０８、１０９へスキャンテスト時のクロックを供給する。 - 特許庁

The serial sound interfaces 1a, 1b are provided each with an SCK terminal to/from which a first clock is input/output, and a WS terminal to/from which a second clock is input/output, wherein the period of the second clock is different from that of the first clock.例文帳に追加

また、シリアルサウンドインターフェイス１ａ，１ｂは、第一のクロックが入力または出力されるＳＣＫ端子と、第一のクロックの周期と異なる周期を有する第二のクロックが入力または出力されるＷＳ端子とを、備えている。 - 特許庁

The de-skew circuit is connected to the waveform generator, and generates an output clock signal by gate- controlling the waveform signal from the waveform generator with the input clock signal so that the skew of an output clock signal can be made smaller than the input clock signal.例文帳に追加

デスキュー回路は、波形生成器に接続され、出力クロック信号のスキューが入力クロック信号に対して小さくなるように、波形生成器からの波形信号を入力クロック信号でゲート制御して、出力クロック信号を生成する。 - 特許庁

In this clock generating circuit receiving a reset signal PLL- RST, a computing element 12 measures the period of the input clock IN and calculates a count for synchronization between a delay clock DL-PUT and an input clock IN on the basis of the measured period and sets the count to a counter 13.例文帳に追加

リセット信号PLL-RSTが入力されると、演算器１２は、パルスカウンタ９で入力クロックINの周期を計測し、その値にもとづいて、遅延クロックDL-OUTと入力クロックINが同期するための計数値を算出し、カウンタ１３へ設定する。 - 特許庁

The present invention is applied to a clock switching circuit which switches from a clock signal extracted from an optical signal input via an optical cable to a clock signal from a clock source inside a self-circuit.例文帳に追加

本発明は、光ケーブルを介して入力された光信号から抽出したクロック信号と、自回路内部のクロック源からのクロック信号との切り替えを行うクロック切り替え回路に適用される。 - 特許庁

The equiphase multi-phase clock signal generator circuit converts an input clock signal into half-frequency-divided complementary clock signals and inputs the frequency-divided complementary clock signals in a complementary voltage-controlled delay element array.例文帳に追加

本発明の等位相多相クロック信号発生回路では，入力クロック信号を２分周した相補クロック信号に変換した後に相補型の電圧制御ディレイ素子列に入力する。 - 特許庁

To optimally generate a clock tree by analyzing a synchronous relation about each clock output between a plurality of clock signal sources and a logic circuit with the plurality of clock signal sources connected to each input terminal.例文帳に追加

複数のクロック信号源と、複数のクロック信号源が各入力端子に接続された論理回路との各クロック出力について、同期関係を解析してクロックツリーを最良に生成する。 - 特許庁

A phase adjusting circuit (130) is arranged between a first line (L1) being orthogonal to a line (201) connecting a clock input part (190) and a data input part (112) and passing through the clock input part and a second line (L2) being parallel to the first line and passing through the clock input part side in the data input part.例文帳に追加

クロック入力部（１９０）とデータ入力部（１１２）とを結ぶ線（２０１）に直交し、且つ、上記クロック入力部を通る第１ライン（Ｌ１）と、上記第１ラインに対して並行され、且つ、上記データ入力部における上記クロック入力部側を通る第２ライン（Ｌ２）との間に、位相調整回路（１３０）を配置する。 - 特許庁

A terminal signal corresponding to the input number of external clock signals is activated by receiving input of the external clock signals, and a corresponding terminal selection signal is activated synchronously with an internal pulse signal generated during input of the external clock signals.例文帳に追加

外部クロック信号の入力を受けて、外部クロック信号入力数に対応する端子信号をアクティブにするとともに、外部クロック信号の入力中に発生させる内部パルス信号に同期して、対応する端子選択信号をアクティブする。 - 特許庁

A first clock signal 200, a first input pulse signal 202, a first input data signal 204, a second clock signal 208, a second input pulse signal 210, a second input data signal 212 etc are inputted into a memory control unit 110.例文帳に追加

メモリ制御部１１０へは、第１クロック信号２００、第１入力パルス信号２０２、第１入力データ信号２０４、第２クロック信号２０８、第２入力パルス信号２１０、第２入力データ信号２１２などが入力される。 - 特許庁

A clock frequency division section 5 uses the frequency division ratio signal 104 to frequency-divide a prescribed input clock signal 102 so as to output the clock signal 105.例文帳に追加

クロック分周部５は、所定の入力クロック信号１０２を分周比信号１０４を用いて分周することにより出力クロック信号１０５を出力する。 - 特許庁

A clock signal resulting from delaying the received clock signal at a delay circuit 1 by 90-degrees is given to a data input (D) of a FF 2 and the FF 2 reads the clock signal at a change point of data.例文帳に追加

クロック信号を遅延回路１にて９０度遅延させたクロック信号を、ＦＦ２のデータ入力（Ｄ）として、このクロック信号をデータの変化点で読込む。 - 特許庁

The interface chip 110 includes a clock signal synchronization circuit (DLL (Delayed Lock Loop)) thereinside, and generates a control signal synchronized with an external clock Clock input from the outside.例文帳に追加

インターフェースチップ１１０は、内部にクロック信号同期回路（ＤＬＬ）を備え、外部から入力される外部クロックＣｌｏｃｋに同期した制御信号を生成する。 - 特許庁

A clock control circuit 10 receives a clock input CLK, which is subjected to processing thereon, to generate a clock output CLKOUT for use in a central processing unit 20.例文帳に追加

クロック制御回路１０は、クロック入力ＣＬＫを受け、これに処理を施して中央処理装置２０のためにクロック出力ＣＬＫＯＵＴを生成する。 - 特許庁

A phase difference counter 1 counts a phase difference between an input clock extracted from transmission line data and a comparison clock outputted from a frequency divider 5 on the basis of a master clock.例文帳に追加

位相差カウンタ１は、伝送路データから抽出された入力クロックと分周器５から出力される比較クロックとの位相差をマスタークロックに基づきカウントする。 - 特許庁

To provide a clock synchronization circuit for generating clock output provided with a fixed frequency and data output synchronized with the clock output without depending on the state of data input.例文帳に追加

データ入力の状態に依存せず、一定周波数を持つクロック出力と、クロック出力に同期したデータ出力を生成するクロック同期回路を得ることである。 - 特許庁

A PLL control signal is input into a flip-flop 7 and is latched in rising a reference clock, thereby generating a PLL clock signal 1 synchronized with the reference clock.例文帳に追加

ＰＬＬ制御信号をフリップフロップ７に入力し、基準クロックの立ち上がりでラッチすることにより、基準クロックと同期したＰＬＬ制御信号１を生成する。 - 特許庁

The clock control circuit 32, when receiving the input of the clock controller start signal from the UART 24, resumes the supply of clock signals to the CPU 11 and ICTL 18.例文帳に追加

クロックコントロール回路３２は、ＵＡＲＴ２４からのクロックコントローラ起動信号を入力されると、ＣＰＵ１１及びＩＣＴＬ１８へのクロック信号の供給を再開する。 - 特許庁

The driver section 11 outputs at least non-inverted outputs of input clock signals from clock inputs IN, INB to clock outputs OUT, OUTB, respectively.例文帳に追加

ドライバ部１１は、クロック入力ＩＮ及びＩＮＢからの入力クロック信号の少なくとも正転出力を、それぞれクロック出力ＯＵＴ及びＯＵＴＢへ出力する。 - 特許庁

The clock synchronization type set flip-flop 5 is set in synchronism with the clock signals Clock by the output of the 2-input OR circuit 4 and outputs error flag signals Er.例文帳に追加

クロック同期式セットフリップフロップ５は、２入力論理積回路４の出力によりクロック信号Ｃｌｏｃｋに同期してセットされ、エラーフラグ信号Ｅｒを出力する。 - 特許庁

To provide a CDR (clock and data recovery) circuit for obtaining a clock of a stabled frequency as a clock for input data logic determination and reducing power consumption.例文帳に追加

入力データ論理判定用クロックとして、周波数の安定したクロックを得ることができ、しかも、消費電力を低減することができるＣＤＲ回路を提供する。 - 特許庁

An input clock CI is divided by a dividing means 101 to generate a divided clock Cn used for an actual operation and a testing clock TC used for the test.例文帳に追加

入力クロックＣＩを分周手段１０１により分周して実動作に用いる分周クロックＣｎと試験時に用いる試験用クロックＴＣを生成する。 - 特許庁

To obtain a frequency dividing circuit that can divide a frequency of an input clock signal even when a voltage of the clock signal is as low as 1V.例文帳に追加

１Ｖ程度の低電圧でも入力クロック信号を分周することができる周波数分周回路を提供する。 - 特許庁

The delay circuit 520 generates a delayed clock obtained by delaying a clock input to the memory 300 by a time acceptable for a memory performance.例文帳に追加

遅延回路520は、メモリ300に入力されるクロックをメモリ性能に許容される時間だけ遅延させた遅延クロックを生成する。 - 特許庁

Next, by inputting a clock pulse into a clock line, the input logical value is supplied from the scanning chain to a combined circuit.例文帳に追加

次に、クロック線にクロックパルスを入力することによって、入力論理値をスキャンチェインから組合せ回路に供給する。 - 特許庁

The present invention provides a clock/data reproduction circuit that receives an input signal including the preamble and data, and reproduces synchronization of a clock and data.例文帳に追加

プリアンブルとデータとを含む入力信号を受けて、クロックとデータの同期を再生するクロックデータ再生回路を設ける。 - 特許庁

A frequency dividing means 20 generates a frequency-divided clock signal by dividing the frequency of an input clock signal into 1/n frequencies (n: a natural number).例文帳に追加

分周手段２０は、入力クロック信号をｎ（ｎは自然数）分の１に分周して分周クロック信号を生成する。 - 特許庁

The complementary outputs of the flip flop 3 control a gate circuit 4, which supplies clock pulses from a clock input to the output of a stage.例文帳に追加

フリップフロップの補完出力が、クロック入力から段の出力へとクロックパルスを供給するゲート回路を制御する。 - 特許庁

The length of the clock transmission line between the clock input ports 15 and 25 is set in the same length as that of the data transmission line 3.例文帳に追加

また、クロック入力端１５，２５間のクロック伝送線の線長は、データ伝送線３の線長と同じに設定する。 - 特許庁

A frame synchronizing circuit 9 and a clock extracting circuit 10 respectively perform frame synchronization and clock extraction from input data.例文帳に追加

フレーム同期回路９およびクロック抽出回路１０は、それぞれ入力データよりクレーム同期およびクロック抽出を行う。 - 特許庁

A-bit input data inputted in synchronization with a clock by a PSC is synchronized with the serial clock and converted into serial data.例文帳に追加

ＰＳＣによりクロックに同期して入力されたＡビットの入力データを、シリアルクロックに同期してシリアルデータに変換する。 - 特許庁

The latch circuit and the processing circuit input in common the output of a clock buffer (101) which receives the external clock signal.例文帳に追加

前記ラッチ回路と前記処理回路は前記外部クロック信号を受けるクロックバッファ（１０１）の出力を共通に入力する。 - 特許庁

Further, the remote end of the clock line 3 is connected to the clock input terminal of the data receive circuit REC of the memory control part 1.例文帳に追加

さらに、クロック線３の遠端は、メモリ制御部１のデータレシーブ回路ＲＥＣのクロック入力端子に接続されている。 - 特許庁

The function selector 31 is designed to select one path by synchronizing to an input clock CK.例文帳に追加

機能セレクタ３１は、入力クロックＣＫに同期して１つの経路を選択する。 - 特許庁

To generate an output pulse obtained by delaying an input pulse without using a clock pulse.例文帳に追加

クロックパルスを用いずに入力パルスを遅延させた出力パルスを生成する。 - 特許庁

To securely fetch a signal being supplied in synchronization with a wide range of clock from a low to high speed by synthesizing the output of a plurality of input buffers fetching an input signal in synchronization with a plurality of internal clocks with different phases by dividing a supply clock.例文帳に追加

高周波数の同期クロックに対しても、確実に入力信号を取り込むことができる入力バッファを有する集積回路装置を提供する。 - 特許庁

The first thin film transistor has its drain connected to a first clock signal input end.例文帳に追加

第1の薄膜トランジスタのドレインが第1のクロック信号入力端に接続される。 - 特許庁

To provide a clock generating circuit that can generate a clock signal synchronously with an input signal independently of the frequency of the input signal without increasing a circuit scale.例文帳に追加

回路の規模を増加させることなく、入力信号の周波数に依存せず、入力信号に同期したクロックを生成することが可能なクロック生成回路を提供する。 - 特許庁

Only when the internal clock signal CLK2 is reset, data is input or output.例文帳に追加

内部クロック信号ＣＬＫ２がリセットされたときのみ、データの入出力を行う。 - 特許庁

(CLK30A), (CLK30B), (CLK20A), (CLK20B), and (CLK60I) from the clock control circuit 6 are input to an inside logic block 8.例文帳に追加

クロック制御回路６からの（ＣＬＫ３０Ａ），（ＣＬＫ３０Ｂ），（ＣＬＫ２０Ａ），（ＣＬＫ２０Ｂ），（ＣＬＫ６０Ｉ）は内部ロジックブロック８へ入力される。 - 特許庁