「clock input」に関連した英語例文の一覧と使い方(44ページ目) - Weblio英語例文検索

This semiconductor device 1 having a testing circuit 2 operating at a high speed, internally stores a high speed pattern generating circuit 3 for coverting a low speed test pattern of a reference clock, an input signal and an output expected value signal inputted from the low speed LSI tester into a test pattern of a speed adapted to the testing circuit 2 operating at a high speed.例文帳に追加

高速動作する試験回路２を有する半導体装置１において、低速ＬＳＩテスター１２から入力する基準クロック，入力信号及び出力期待値信号の低速テストパターンを、高速動作する試験回路２に適応する速度のテストパターンに変換するための高速パターン発生回路３を内蔵したものである。 - 特許庁

Idle circuits 108-1, 108-2, depending on an idle operation completion signal 113, control a data input state to the integrated circuit in an idle state of holding a previous value or the previous value being reversed, until a time point that the power supply voltage stabilization determination circuit detects a state that the power supply voltage is stabilized from a start time point of clock control timing.例文帳に追加

アイドル回路１０８−１、１０８−２は、アイドル動作完了信号１１３に基づいて、クロック制御タイミングの開始時点から電源電圧安定化判定回路が電源電圧が安定する状態を検出する時点まで、集積回路へのデータ入力状態を前値保持又は前値反転のアイドル状態に制御する。 - 特許庁

An A/D converter is used which is provided with a reference voltage generating means for generating a plurality of reference voltages, a differential amplifying means for amplifying a voltage difference between each of the plurality of reference voltages and an input signal voltage and generating a plurality of output voltage sets, and an operating means for receiving the plurality of output voltage sets and operating according to a clock signal.例文帳に追加

複数の参照電圧を生成する参照電圧生成手段と、複数の参照電圧の各々と入力信号電圧との電圧差を増幅し、複数の出力電圧セットを生成する差動増幅手段と、複数の出力電圧セットを受け取り、クロック信号に従って動作する動作手段とを備えるＡ／Ｄ変換器を用いる。 - 特許庁

Thereby when an input data signal is shifted from low to high, a first source-follower 20 biased so that the convergence value of the output voltage becomes prescribed high voltage and a second source-follower 23 biased so that the convergence value becomes the same high voltage after one-clock period are used and these two source-follower parts 20, 23 are operated in suitable timing.例文帳に追加

そこで、入力データ信号がＬｏｗからＨｉへ遷移した際に、出力電圧の収束値が所定のＨｉ電圧となるようバイアスされた第１のソースフォロワ２０と、１クロック周期の後に同Ｈｉ電圧となるようバイアスされた第２のソースフォロワ２３とを用い、これら２つのソースフォロワ２０，２３を適切なタイミングで動作させる。 - 特許庁

In the standby state or sleep state of an ATA/ATAPI interface circuit, before a clock is inputted from a host with the input of a packet command as a trigger, a sequence signal for receiving a command packet is generated on the basis of contents to be written in an ATA/ATAPI register file and contents to be written in a local register file.例文帳に追加

ＡＴＡ／ＡＴＡＰＩインターフェース回路がスタンバイ状態又はスリープ状態であるときに、パケットコマンドの入力をトリガとしてホストからクロックが入力される前にＡＴＡ／ＡＴＡＰＩレジスタ・ファイルに書き込まれる内容とローカルレジスタ・ファイルに書き込まれる内容を基にコマンドパケット受信のためのシーケンス信号を発生する。 - 特許庁

For example, configuration constituted of a data fetching part BF which fetches a data input signal Din by differential amplifier configuration when a clock signal CK is at an 'H' level and a latch part LT which latches a data output signal Dout from the BF when the CK is at the 'L' level is provided with a gain control part GCTL and common node control part CMNCTL.例文帳に追加

例えば、クロック信号ＣＫが‘Ｈ’レベルの際に差動アンプ構成でデータ入力信号Ｄｉｎの取り込みを行うデータ取り込み部ＢＦと、ＣＫが‘Ｌ’レベルの際にＢＦからのデータ出力信号Ｄｏｕｔをラッチするラッチ部ＬＴからなる構成に対し、ゲイン制御部ＧＣＴＬとコモンノード制御部ＣＭＮＣＴＬを設ける。 - 特許庁

A regeneration control circuit 20 sweeps voltage threshold level and the extracted clock phase one after the other with respect to the input signal, determines whether the levels of adjacent monitor points agree to automatically measure the least error occurrence recognizing point in an effective region of eye pattern, and takes this recognition point as the optimum point for executing the regeneration control.例文帳に追加

再生制御回路２０は、入力信号に対し、電圧しきい値レベルと、抽出したクロックの位相とを順次スイープさせ、隣り合うモニタポイントのレベルが一致するか否かの判定を行って、アイパターンの有効領域内での最もエラー発生の低い識別点を自動測定し、その識別点を最適点として再生制御を行う。 - 特許庁

To provide a circuit and a method for testing a semiconductor integrated circuit, which can easily test a limitation of an operation cycle, i.e., a delay characteristic of the semiconductor integrated circuit device at an arbitrary cycle in a function test pattern of the semiconductor integrated circuit, by using the function test pattern and a relatively slow clock signal input from the outside.例文帳に追加

半導体集積回路の機能試験パタンと、外部からの比較的遅いクロック信号とを用いて、機能試験パタンの任意のサイクルでの動作周期の限界、つまり本半導体集積回路装置の遅延性能を容易に試験することができる半導体集積回路の試験回路およびその試験方法を提供する。 - 特許庁

A filter control circuit 26 is a circuit for automatically setting the filter constant of the LPF 20a, sets the filter constant for accelerating the response speed of the LPF 17a in the case that the input data stream DF and the fed-back clock signals are not synchronized and sets the filter constant for lowering the response speed of the LPF 20a in the case that they are synchronized.例文帳に追加

フィルタコントロール回路２６は、ＬＰＦ２０ａのフィルタ定数を自動設定する回路であり、入力データ列ＤＦとフィードバックされたクロック信号の同期がとれていない場合にＬＰＦ１７ａの応答速度が早くなるフィルタ定数を設定し、同期がとれている場合にＬＰＦ２０ａの応答速度が遅くなるフィルタ定数を設定する。 - 特許庁

The data output device which clocks are input to and outputs data has a plurality of delay means which are connected in a plurality of steps, a delay amount selection means for selecting either of a different number of clocks that pass the delay means, and a data output means for outputting data corresponding to the selected clock.例文帳に追加

クロックを入力し、データを出力するデータ出力装置であって、多段に接続された複数の遅延手段と、前記遅延手段を通る個数の異なるクロックのうちいずれかのクロックを選択する遅延量選択手段と、前記選択されたクロックに合わせてデータを出力するデータ出力手段とを備えること特徴とするデータ出力装置。 - 特許庁

To drive a stepping motor again from such stop position as electrification to a motor driver was cut off when the electrification to the motor driver is resumed after the electrification to the motor driver was cut off, relating to a stepping motor control device that uses a motor driver of clock input method and an image reader which performs scanning operation on a picture by utilizing it.例文帳に追加

クロック入力方式のモータドライバを用いたステッピングモータ制御装置及びそれを利用して画像の読取動作を行う画像読取装置において、モータドライバへの通電が遮断された後、再びモータドライバへの通電が再開した際に、モータドライバへの通電が遮断された際の停止位置からステッピングモータを再駆動できるようにすること。 - 特許庁

A CPU 1 capable of parallel arithmetic processing by using plural executing parts (EX0-EX3) by decoding read instructions stops the operation clock signal of any executing part in a non-operational state, and inhibits any data input or output when the number of arithmetic processing to be executed in parallel is smaller than the number of executing parts at the time of operating the parallel arithmetic processing.例文帳に追加

読み込んだ命令を解読し複数の実行部（ＥＸ０〜ＥＸ３）を用いて並列演算処理可能なＣＰＵ（１）は、並列演算処理を行なう場合に、実行部の数より、並列実行すべき演算処理が少ないとき、動作しない実行部の動作クロック信号を停止すると共にデータ入出力などを禁止する。 - 特許庁

A CPU 11 acquires from an internal clock 18 the time when communication connection is established, as time information, acquires from the communication connection established equipment its location information, acquires user input classification information through a user interface 16, and gives these pieces of information to the communication connection established equipment, and stores them in a storage part 15 of a FROM 14.例文帳に追加

ＣＰＵ１１は、通信接続確立時の時間を内部時計１８から取得して時間情報とし、また通信接続確立機器からその位置情報を取得し、更にユーザインターフェース１６を介しユーザー入力による分類情報を取得し、これらの情報を、通信接続を確立した機器に付与し、ＦＲＯＭ１４の保存部１５に記憶する。 - 特許庁

When the clock signal is changed to a low level, comparison operation is started and when an input signal voltage Vin is slightly larger than a reference voltage Vref, the output voltage of a PMOSFET 5 becomes a high level at a high speed by a positive feedback loop formed between NMOSFETs 7 and 8 and the voltage of the output terminal OUTPUT of the comparator circuit becomes a low level.例文帳に追加

クロック信号をローレベルに変化させると比較動作が開始され、入力信号電圧Ｖ_inが基準電圧Ｖ_ref よりもわずかに大きいときには、ＮＭＯＳＦＥＴ７，８間に形成された正帰還ループにより高速度でＰＭＯＳＦＥＴ５の出力電圧がハイレベルになり、比較回路の出力端子ＯＵＴＰＵＴの電圧はローレベルとなる。 - 特許庁

The delay amount re-calculator 15 discriminates the number of steps of the delay signal which has passed at a half cycle of a system clock, based on the sent signal, calculates the delay amount based on a delay amount set value input by a user, and outputs the number of steps of the delay signal as the calculated delay amount to the selector 16.例文帳に追加

遅延量再計算部１５は、該送られてきた信号に基づいて、システムクロックの半周期で通過した遅延信号の段数を識別し、該識別した段数と、ユーザによって入力された遅延量設定値に基づいて遅延量を計算し、該計算した遅延量となる遅延信号の段数をセレクタ１６に出力する。 - 特許庁

The TDI type image sensor has a vertical scanning circuit including a shift register circuit and a line selection circuit and switches a vertical transfer direction in an optional position of an imaging area, according to an input clock to the shift register circuit to capture an image, and only signals vertically transferred to a horizontal transfer part are time-delay-integrated and read.例文帳に追加

本発明によるＴＤＩ方式イメージセンサは、シフトレジスタ回路とライン選択回路を含んだ垂直走査回路を有し、シフトレジスタ回路への入力クロックに応じて撮像エリアの任意の位置で垂直転送方向を切り替えて撮像するもので、水平転送部へと向かって垂直転送される信号だけが時間遅延積分されて読み出される。 - 特許庁

A synchronization code that synchronizes with a horizontal synchronization signal is added to a pixel signal input to each of a plurality of parallel-serial converters 109, 110 that are provided so as to correspond to each of the plurality of pixel signals and a parallel pixel signal is converted into a serial pixel signal by these plurality of parallel-serial converters in synchronization with a first clock signal.例文帳に追加

複数の画素信号のそれぞれに対応して設けられた複数のパラレルシリアル変換器１０９，１１０のそれぞれに入力される画素信号に、水平同期信号に同期した同期コードを付加し、これら複数のパラレルシリアル変換器により、第１のクロック信号に同期してパラレルの画素信号をシリアルの画素信号に変換する。 - 特許庁

To provide a phase-locked oscillator for realizing a high-speed phase synchronism in the case of utilizing an LPF (low-pass filter) provided on the phase-locked oscillator, particularly also as a filter for eliminating noise superimposed on a reference input clock with respect to the phase-locked oscillator that is used for a transmission apparatus or the like constituting a digital synchronizing network.例文帳に追加

ディジタル同期網を構成する伝送装置等において用いられる位相同期発振器に係わり、特に位相同期発振器が備えるＬＰＦを、基準となる入力クロックに重畳される雑音を除去するフィルタとしても利用する場合において高速位相同期を実現する位相同期発振器を提供することを目的とする。 - 特許庁

To provide an image reader capable of synchronizing various kinds of control signals without changing circuit constitution in the case of having changed the ratio of the driving frequency of a photoelectric conversion means and an input clock frequency, the number of the output channels of the photoelectric conversion means, adjusting precision with respect to the pulse width and the phase of a control signal, etc.例文帳に追加

光電変換手段の駆動周波数と入力クロック周波数との比、光電変換手段の出力チャンネル数、および制御信号のパルス幅と位相に対する調整精度などを変更した場合に、回路構成を変更することなく各種制御信号の同期をとることができる画像読み取り装置を提供すること。 - 特許庁

The precharge data controller 65 decides the gradation value of RGB, reads the precharge current data corresponding to the gradation value using a look-up table 66, receives the input of vertical/horizontal synchronization signals and a clock signal, and controls the precharge drive section 62, by using the control signals SEL 1 and SEL 2 corresponding to the precharge current data.例文帳に追加

予備充電データ制御部６５は、ＲＧＢの階調値を判断し、その階調値に対応する予備充電電流データをルックアップ・テーブル６６で読み取り、垂直/水平同期信号とクロック信号の入力を受けて、予備充電電流データに対応する制御信号ＳＥＬ１、ＳＥＬ２を使用して予備充電駆動部６２を制御する。 - 特許庁

This charge pump apparatus includes a plurality of cascade- allocated stages (1 to N) for transferring the potential charges from one stage to the next stage, in response to clock signals (PHI, PA, PHINOT, PB) and each stage includes switching circuits (100, 200) and storage capacitors (Ca, Cb) which are allocated between an input (Ai) and an output (Ai+1).例文帳に追加

該チャージ・ポンプ装置は、クロック信号（ＰＨＩ、ＰＡ、ＰＨＩＮＯＴ、ＰＢ）に応答して１つのステージから次のステージに電位電荷を伝達するために複数のステージ（１からＮまで）をカスケード配置を含み、各ステージは、入力（Ａ_i）および出力（Ａ_i+1）の間に配置されるスイッチ回路（１００、２００）および蓄電コンデンサ（Ｃａ、Ｃｂ）を含む。 - 特許庁

It is so configured that the output clock of the second frequency divider is made to synchronize with the input signals by clearing the output clock of the first frequency divider with the clear signals of the clear signal generating means.例文帳に追加

入力信号の周波数の２ｎ（ｎは整数）倍のクロックを発生するクロック発生手段と、クロック発生手段から発生したクロックの周波数を１／ｎに分周して出力する第１の分周器と、第１の分周器の出力クロックの周波数を１／２に分周して出力する第２の分周器と、入力信号に同期したクリア信号を生成するクリア信号生成手段と、を有し、第２の分周器の出力クロックは、第１の分周器の出力クロックがクリア信号生成手段のクリア信号によりクリアされることで入力信号と同期する構成とした。 - 特許庁

The digital signal receiver of this invention is configured with a signal input section 13 that receives a digital signal, a signal detection means 14 that detects the presence of the digital signal, a synchronization detection means 15 that detects a synchronizing signal for the digital signal and a predetermined clock signal, and a display means 17 that displays the presence of the digital signal and synchronization detection information.例文帳に追加

本発明のデジタル信号受信装置は、デジタル信号を入力する信号入力部１３と、デジタル信号の有無を検出する信号検出手段１４と、デジタル信号と予め定めたクロック信号との同期信号を検出する同期検出手段１５と、デジタル信号の有無、および同期検出情報を表示する表示手段１７とを備えた構成とした。 - 特許庁

A video processing method has the steps of, for example: inputting a 3D video signal and a 2D video signal; determining whether the video signal, which is input, is the 3D video signal or the 2D video signal; and converting a clock frequency of the video signal which is determined as the 2D video signal.例文帳に追加

上記課題を解決するために、本発明の一実施の態様は、例えば３Ｄ映像信号と２Ｄ映像信号とを入力するステップと、入力される映像信号が３Ｄ映像信号であるか２Ｄ映像信号であるかを判別するステップと、２Ｄ映像信号であると判別された映像信号のクロック周波数を変換するステップと、を有するように構成する。 - 特許庁

The display device has the illuminance detection circuit comprising: a photo sensor in which a photo current changes in accordance with external illuminance; a capacitor in which the photo current flows in the photo sensor and, thereby, charges are discharged; and a first transistor which outputs clock input to the first terminal when a voltage of the capacitor is a prescribed voltage or more.例文帳に追加

照度検出回路を有する表示装置であって、前記照度検出回路は、外光照度に応じて光電流が変化するホトセンサと、前記ホトセンサに前記光電流が流れることにより電荷が放電されるコンデンサと、前記コンデンサの電圧が所定の電圧以上の時に、第１の端子に入力されるクロックを出力する第１のトランジスタとを備える。 - 特許庁

The MP3 outputs a trouble/abnormal condition confirmation input signal 26' to the trouble/abnormal condition signal output circuit 53 according to the status level of the trouble/abnormal condition output OR signal 25', and determines any of an abnormal state, a clock trouble state and a normal state based on the result of switching control of the status level of the trouble/abnormal condition output OR signal 25'.例文帳に追加

ＭＰ３では、故障／異常出力論理和信号２５´の状態レベルの変化に応じて故障／異常信号出力回路５３に対して故障／異常確認入力信号２６´を出力し、故障／異常出力論理和信号２５´の状態レベルを切り替え制御した結果に基づいて異常状態、クロック故障状態、並びに正常状態の何れかを確定する。 - 特許庁

The flip-flop circuit includes: a clocked amplifier which is a master latch for outputting first and second signals having mutually complementary relationship and third and fourth signals having mutually complementary relationship in accordance with a differential input signal and a differential clock signal; and a symmetric slave latch for outputting two output signals in accordance with the first to fourth signals.例文帳に追加

フリップフロップ回路は、差動入力信号及び差動クロック信号に応じて互いに相補関係にある第１の信号及び第２の信号と互いに相補関係にある第３の信号及び第４の信号とを出力するマスターラッチであるクロックドアンプと、第１乃至第４の信号に応じて２つの出力信号を出力するシンメトリックスレーブラッチとを含むことを特徴とする。 - 特許庁

The carry part is provided with a control electrode to which one out of the start signal and the previous carry signal is applied, a first electrode receiving one input out of the first and the second clock signals, a second electrodes outputting the carry signal separated from the output signal, and a carry transistor including a channel layer having a length different from that of a channel layer of the previous stage.例文帳に追加

キャリー部は、開始信号及び前ステージのキャリー信号のうちの一つが印加される制御電極と、第１及び第２クロック信号のうちの一つの入力を受ける第１電極と、出力信号と分離されたキャリー信号を出力する第２電極と、前ステージのキャリートランジスタのチャネル層と互いに異なる長さを有するチャネル層を含むキャリートランジスタを具備する。 - 特許庁

In memory circuitry, to ensure that a memory device, such as a DDR3 RDIMM, safely operates in the self-refresh mode while the memory controller is powered down and off, the memory device's clock enable (CKE) input is connected to both (i) a CKE signal applied by the memory controller and (ii) a termination voltage provided by the power module.例文帳に追加

メモリ回路において、メモリ・コントローラがパワーダウンおよびパワーオフされている間、ＤＤＲ３ ＲＤＩＭＭなどのメモリ・デバイスがセルフリフレッシュ・モードで安全に動作することを保証するために、メモリ・デバイスのクロック・イネーブル（ＣＫＥ）入力が、（ｉ）メモリ・コントローラによって印加されたＣＫＥ信号と、（ｉｉ）パワー・モジュールによって供給された終端電圧の両方に接続される。 - 特許庁

According to such a layout 800, since a signal outputted from the output terminal 203S (the first cell) is taken in the FF circuit 206 (the cell for failure detection) via the EN input terminal 204E of the cabling 1101 and the GCB circuit 204 (the second cell), a fault produced in an entire section on the clock control circuit and the cabling 1101 is detectable.例文帳に追加

このようなレイアウト８００によれば、出力端子２０３Ｓ（第１のセル）から出力された信号は、配線１１０１およびＧＣＢ回路２０４（第２のセル）のＥＮ入力端子２０４Ｅを経由し、ＦＦ回路２０６（故障検出用セル）に取り込まれるため、上記クロック制御回路および配線１１０１上の全区間において生じた故障を検出することができる。 - 特許庁

A switching part 22 inputs a frequency-division rate setting signal to be input to the variable frequency-divider 20 for switching the frequency of the clock signal f_VCO to be output by the voltage controlled oscillator 18 as a switching signal, and switches a plurality of bandpass filters installed in the bandpass filter part 24 to the voltage controlled oscillator 18 synchronously with the switching of the frequency for connection.例文帳に追加

切替え部２２は、電圧制御発振器１８の出力するクロック信号ｆ_ＶＣＯの周波数を切り替えるために可変分周器２０に入力する分周比設定信号が切替え信号として入力し、周波数の切替えに同期して帯域フィルタ部２４に設けた複数の帯域フィルタを電圧制御発振器１８に切り替えて接続する。 - 特許庁

When internal peripheral circuits including a column decoder 108 are operated, a VDCE signal is outputted from a clock generating circuit 113, when it is inputted to a VDC circuit 117 for periphery, supply capability of int.Vcc is improved, int.Vcc is supplied to the internal peripheral circuits including the column decoder 108 and excluding an input means 120, an output buffer 112, and a sense amplifier 109.例文帳に追加

コラムデコーダ１０８を含む内部周辺回路の動作時に、クロック発生回路１１３からＶＤＣＥ信号が出力され、周辺用ＶＤＣ回路１１７に入力されると、ｉｎｔ．Ｖｃｃの供給能力が向上し、入力手段１２０，出力バッファ１１２，センスアンプ１０９を除くコラムデコーダ１０８を含む内部周辺回路にｉｎｔ．Ｖｃｃを供給する。 - 特許庁

This data broadcast transmitter 5 is provided with: a self-running mode processing part 14 for transmitting content on the basis of an internal device clock corrected to a broadcasting station time and broadcast progress data supplied from a data broadcast controller 4, and an external control mode processing part 15 for transmitting content according to a transmission control signal input from an automatic program controller (APC).例文帳に追加

データ放送送出装置５は、放送局時刻に校正された装置内部時計とデータ放送コントローラ４から供給される放送進行データとに基づいてコンテンツを送出する自走モード処理部１４と、自動番組制御装置（ＡＰＣ）から入力される送出制御信号にしたがってコンテンツを送出する外部制御モード処理部１５とを備える。 - 特許庁

A semiconductor integrated circuit 101 is provided with a current control circuit 51 for inputting/outputting current, in synchronization with a received clock, and a current/voltage conversion circuit 52, which includes a first capacitor C1 that is charged and discharged by the output and the input of current by the current control circuit 51 to output triangular waves, on the basis of a charge potential of the first capacitor C1.例文帳に追加

半導体集積回路１０１は、受けたクロックに同期して電流を入出力する電流制御回路５１と、電流制御回路５１による電流の出力および入力によって充電および放電される第１のキャパシタＣ１を含み、第１のキャパシタＣ１の充電電荷に基づいて三角波を出力する電流／電圧変換回路５２とを備える。 - 特許庁

This delay time detecting circuit detects the delay time of a circuit 11 sandwiched by a plurality of flip-flops 12 and 13, and has a binary up counter 15 that is reset just after data for the circuit 11 are transmitted to the flip-flop 12 in a previous stage and a trigger signal is provided and counts input times of a clock signal until finishing of the propagation of the circuit 11.例文帳に追加

複数個のフリップフロップ１２，１３に挟まれた回路１１の遅延時間を検出する遅延時間検出回路であって、前段のフリップフロップ１２に回路１１へのデータを送り出してトリガ信号を与えると同時にリセットされ、そこから、回路１１の伝播が終わるまでクロック信号が何回入力されるかを計数するバイナリアップカウンタ１５を有する。 - 特許庁

This timer comprising the event management function, is composed of a clock means 12a, an event information input means 17 for setting the event information including at least the event occurrence time data, an interface part 16a capable of being connected with another appliance through a network, and an event information transmitting means 18 for transmitting the set event information to the other appliance through the network.例文帳に追加

計時手段１２ａと、少なくともイベント発生時刻データを含むイベント情報を設定するイベント情報入力手段１７と、他の機器とネットワーク接続可能なインターフェース部１６ａと、設定されたイベント情報をネットワークを介して他の機器に伝送するイベント情報伝送手段１８とからなるイベント管理機能を備えて計時装置を構成する。 - 特許庁

When data of one stage are inserted into an arbitrary position of a data column held in a shift register in order, the direct input terminal, to which a shift register unit corresponding to an inserted position is to be inserted, is selected, and control is performed so that a shift clock is applied to a shift register unit corresponding to the inserted position and continuous shift register units of the post-stage.例文帳に追加

シフトレジスタに順に保持されたデータ列の任意の位置に１段分のデータを挿入する場合であれば、挿入位置に対応するシフトレジスタユニットの入力を挿入すべきデータが印加された前記直接入力端子を選択し、前記挿入位置に対応するシフトレジスタユニット及び後段の連続するシフトレジスタユニットにシフトクロックを印加するように制御する。 - 特許庁

If the low level indicating the normal operation is inputted to the TESTMODE terminal of the test circuit 23 the clock supply circuit 50 imparts the high level to the CLK input terminal so as to close the transfer gate of the master part of DFF circuit 31-3n, to inhibit the output signal of the output terminal D0-D31 of the periphery circuit 21 from supplying into the master part.例文帳に追加

テスト回路２３のＴＥＳＴＭＯＤＥ端子に、通常動作時であることを示すローレベルが入力されると、クロック供給回路５０は、ＤＦＦ回路３１〜３ｎのマスタ部のトランスファゲートを閉じるようにハイレベルをＣＬＫ入力端子に与え、周辺回路２１の出力端子Ｄ０〜Ｄ３１の出力信号がマスタ部の内部へ供給されないようにする。 - 特許庁

One voltage oscillator with a wide frequency adjustment range is not used but three VCXO 12-14 each of which has a relatively narrow frequency adjustment range and which are different from one another, are included and in accordance with a frequency band of input PCR, one of the VCXOs with an optimal frequency adjustment range is adaptively selected by a selection means constituted of a clock switching unit 15 and a control unit 16.例文帳に追加

周波数調整範囲が広い１個の電圧発振器を用いるのではなく、それぞれ周波数調整範囲が比較的狭く、かつ、互いに異なる３個のＶＣＸＯ１２〜１４を備え、その内で入力ＰＣＲの周波数帯に応じて、クロック切替部１５と制御部１６とからなる選択手段により、周波数調整範囲が最適なものを適応的に選択する。 - 特許庁

A CPU 90 sets a target value of an output voltage of the transformation section 82 in accordance with the setting information input from a setting information acquisition circuit 98, outputs a first on/off signal and a second on/off signal to each of the switches 78, 80 in accordance with the set target value, and sets the pulse width of a driving clock output from the pulse width modulation section 96.例文帳に追加

ＣＰＵ９０は、設定情報取得回路９８から入力される設定情報に応じて、変圧部８２の出力電圧の目標値を設定し、設定した目標値に応じて、第１のオン／オフ信号及び第２のオン／オフ信号をスイッチ７８，８０に対してそれぞれ出力するとともに、パルス幅変調部９６が出力する駆動クロックのパルス幅を設定する。 - 特許庁

A linear regression equation is formed which has, as object variables, respective input observation values, that is, carrier phases of L1 waves as to respective selected GPS satellites, carrier waves of L2 waves, code pseudo ranges of C/A codes, code pseudo ranges of PY codes, clock error information, ionization layer delay information, and troposphere delay information, and includes integer bias and the receiver position as explanatory variables.例文帳に追加

入力された各観測値、すなわち、選定された各ＧＰＳ衛星に対するＬ１波のキャリア位相、Ｌ２波のキャリア位相、Ｃ／Ａコードのコード擬似距離、ＰＹコードのコード擬似距離、時計誤差情報、電離層遅延情報、対流圏遅延情報を目的変数とし、整数値バイアス、および受信機位置を説明変数に含む線形回帰方程式を構成する。 - 特許庁

Provided are the signed product sum computing element, including the capacitor 326 holding a voltage for an input signal, switches connected to both the ends of the capacitors 326 respectively and operable with the signal clock to switch the capacitor polarities, and a power source 329 connected to both the ends of the capacitor 326 through one of the switches, and the analog matched filter including the same.例文帳に追加

入力信号に対する電圧を保持するキャパシタ３２６と、キャパシタ３２６の両端部にそれぞれ接続され、該キャパシタ極性を切り換えるよう信号クロックによって動作するスイッチと、該スイッチのうちのいずれかを介してキャパシタ３２６の両端部に接続されている電源３２９とを含んでなる符号付積和演算器およびこれを含むアナログマッチドフィルタを提供する。 - 特許庁

A designated signal based on an operation clock is input to a delay circuit 2 having the same configuration as a component specified as a component constituting an obstacle to the operational guarantee of the semiconductor integrated circuit, and a signal obtained through the circuit is compared with a signal generated in a reference signal generating circuit 4 for regulating the reference time of the operational guarantee of the semiconductor integrated circuit.例文帳に追加

半導体集積回路の動作保障の障害となる構成要素として特定された構成要素と同一構成を有する遅延回路２に、動作クロックに基づく所定信号を入力し、それを介して得た信号と、半導体集積回路の動作保障の基準時間を規定するためのリファレンス信号発生回路４で生成された信号とを比較する。 - 特許庁

An input/output buffer 80 of the synchronous semiconductor memory device 100 receives a test mode signal from a control circuit 410, takes in data from a terminal 421 synchronizing with a clock signal CLK, writes it in a memory array 60, and outputs read-out data from the memory array 60 to the terminal 421 synchronizing with an internal data strobe signal from a DQS signal generating circuit 70.例文帳に追加

同期型半導体記憶装置１００の入出力バッファ８０は、コントロール回路４１０からのテストモード信号を受けてクロック信号ＣＬＫに同期して端子４２１からデータを取込み、メモリアレイ６０に書込むとともに、メモリアレイ６０からの読出データをＤＱＳ信号発生回路７０からの内部データストローブ信号に同期して端子４２１へ出力する。 - 特許庁

The first stage comparator circuit section operates in first clock timing, outputs output voltage at a high level or a low level as comparison output according to a comparison determination result between a level of an input signal and a reference level, and outputs output voltage of an intermediate value of the output voltages at the high level and the low level as the comparison output while comparison determination can not be performed.例文帳に追加

第１段目比較回路部は、第１のクロックタイミングで動作し、入力信号のレベルと基準レベルとの比較判定結果に応じて、ハイレベルまたはローレベルの出力電圧を比較出力として出力すると共に、比較判定ができない間は、ハイレベルとローレベルの出力電圧の中間値の出力電圧を、比較出力として出力する。 - 特許庁