「clock input」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

When at least one of the supply and stop of the input source voltage, the supply and stop of the given clock, and the input of a display-OFF control signal is performed, residual electric charges of a circuit part to which at least one of the 1st and Nth potential (VH, VL) is supplied are discharged.例文帳に追加

入力電源電圧の供給停止、所与のクロックの供給停止あるいは表示オフ制御信号の入力の少なくとも１つがなされた場合に、第１、第Ｎ電位（ＶＨ、ＶＬ）の少なくとも一方により電位が供給される回路部分の残留電荷を放電させる。 - 特許庁

When a clock signal is supplied to the controller, the dual-mode charge pump circuit transmits charges to the reservoir capacitors CR1 and CR2 from the input supply at a high frequency by using the flying capacitor Cf so as to generate positive and negative output voltages Vout+ and Vout- from a positive input voltage +VDD.例文帳に追加

クロック信号がコントローラに供給され、フライングキャパシタＣｆを使用して、正の入力電圧＋ＶＤＤから正負の出力電圧Ｖｏｕｔ＋およびＶｏｕｔ−を生成するように、入力供給からリザーバキャパシタＣＲ１，ＣＲ２に電荷を高周波数で転送する。 - 特許庁

A PLL circuit part comprising a phase comparator 5, a low-pass filter 6, a voltage-controlled oscillator 7, and a frequency divider 8 is placed in operation with an external input clock when the digital video signal is inputted, and with an external input horizontal synchronizing signal when the analog video signal is inputted.例文帳に追加

位相比較器５、ローパスフィルタ６、電圧制御発振器７、分周器８からなるＰＬＬ回路部を、ディジタル映像信号入力時では外部入力クロックによって動作させ、アナログ映像信号入力時では外部入力水平同期信号によって動作させる。 - 特許庁

A performance control board 80 sets a time counting value of a present date and time by RTCM (Real-Time Clock Module) as a standard value on the basis that a date/time standard value command is input from a connector 801 having a constitution and input with a performance control command.例文帳に追加

演出制御基板８０において、演出制御コマンドが入力される既存の構成であるコネクタ８０１から日時標準値コマンドを入力させることに基づいて、ＲＴＣＭ（リアルタイムクロックモジュール）による現在日時の計時値を標準値に設定する。 - 特許庁

The integrated circuit is characterized in that the timings of input/output signals are corrected based on a difference between the frequency range of an inputted reference clock and a preliminarily set frequency, and an input/output signal is generated in a timing equivalent to a timing in the preliminarily set frequency.例文帳に追加

その集積回路において、入力された基準クロックの周波数範囲と事前設定した周波数との差異を元に入出力信号のタイミングを修正し、事前設定した周波数時のタイミングと同等のタイミングで入出力信号を生成することを特徴とする。 - 特許庁

The differential signal phase difference correcting circuit is provided with independent flip-flops at the positive phase signal input section and the negative phase signal input section of the next stage circuit and these two flip-flops are operated with a clock signal synchronized with a data signal being inputted externally.例文帳に追加

さらに、上記差動信号位相差補正回路は、上記次段回路の正相信入力部および逆相信号入力部それぞれに独立したフリップフロップを有し、上記２つのフリップフロップを外部から入力されるデータ信号に同期したクロック信号で動作させる。 - 特許庁

When a pulse signal is inputted to a first input node Ti1, a shift stage SR(j)(j=1 to N) becomes a first state in which the pulse signal is outputted in accordance with a clock signal, when a pulse signal is inputted to a second input node Ti2, it becomes a second state in which pulse output is stopped.例文帳に追加

シフト段ＳＲ（ｊ）（ｊ＝１〜Ｎ）は、第１入力ノードＴｉ１にパルス信号を入力した時、クロック信号に応じてパルス信号を出力する第１の状態となり、第２入力ノードＴｉ２にパルス信号を入力した時、パルス出力を停止する第２の状態となる。 - 特許庁

The clock comparator 2 provides an output of signals UPn, DOWNn to select a delay element delaying an input signal from a delay element shifted by a plurality of stages or signals UP1, DOWN1 to select a delay element delaying an input signal from a delay element shifted by a single stage on the basis of the result of comparison.例文帳に追加

クロック比較器２は、比較結果に基づき、入力信号を遅延させる遅延素子を複数段移動させる信号ＵＰｎ、ＤＯＷＮｎまたは入力信号を遅延させる遅延素子を単数段移動させる信号ＵＰ１、ＤＯＷＮ１を出力する。 - 特許庁

This image processor is configured to prefetch the page description language of input data by a PDL prefetch part (40), and to check whether or not instructions necessary for processing by extended software modules (60, 61) are included in input data, and to execute clock switching processing based on the result.例文帳に追加

画像処理装置において、ＰＤＬプリフェッチ部（４０）により入力データのページ記述言語をプリフェッチし拡張ソフトウェアモジュール（６０，６１）での処理に必要な命令が入力データに含まれているかどうかを調べ、その結果を基に、クロック切替え処理を実行する。 - 特許庁

The function block 121 is inputted with a clock signal CLK and reset control signal RST-N, outputs a select signal sel to a select signal input end (s) of the selector 123, and outputs a gate signal gate to a gate input end G of the latch 124.例文帳に追加

機能ブロック１２１は，クロック信号ＣＬＫおよびリセット制御信号ＲＳＴ−Ｎが入力され，セレクタ１２３のセレクト信号入力端ｓに対してセレクト信号ｓｅｌを出力し，ラッチ１２４のゲート入力端Ｇに対してゲート信号ｇａｔｅを出力するように構成されている。 - 特許庁

The control unit 110 outputs a response signal for reporting the fact that the memory device 100 is connected to the host device through the data terminal SDA in an mth (m is at least one integer which satisfies 1≤m≤n) clock cycle corresponding to the ID information of the memory device 100 from among first to nth (n is an integer of 2 or higher) clock cycles which are input in the clock terminal SCK.例文帳に追加

制御部１１０は、クロック端子ＳＣＫに入力されるクロックの第１〜第ｎ（ｎは２以上の整数）のクロックサイクルのうちの当該記憶装置１００のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである少なくとも１つの整数）のクロックサイクルにおいて、当該記憶装置１００が接続されていることを通知するための応答信号を、データ端子ＳＤＡを介してホスト装置に対して出力する。 - 特許庁

A contact/non-contact discrimination circuit 80 to discriminate contact type communication or non- contact type communication by the difference between the frequency of a clock CLK for contact type communication input from a clock (CLK) terminal which is one of the terminal 10 for contact type communication and the frequency of a clock RFCLK for non-contact communication received by the antenna coil 21.例文帳に追加

接触型通信用端子１０の１つであるクロック（ＣＬＫ）端子から入力される接触型通信用クロックＣＬＫの周波数と、アンテナコイル２１にて受信された非接触型通信用クロックＲＦＣＬＫの周波数との違いによって、接触型通信又は非接触型通信のいずれの通信であるかの判別を行う接触／非接触判別回路８０が設けられている。 - 特許庁

In this clock compensation circuit for the synchronous bus in an information processor having a bus arbiter device 20 connected to the plurality of IO controllers 30, 40, the bus arbiter device 20 has a delay calculation circuit 110 calculating a delay value for compensating a clock, and delay addition circuits 150, 160 adding a delay to the clock distributed to each the input/output controller on the basis of the calculated delay value.例文帳に追加

複数のＩＯ制御装置３０、４０に接続されるバスアービタ装置２０を備えた情報処理装置における同期バスのクロック補整回路において、バスアービタ装置２０が、クロックを補整するためのディレイ値を算出するディレイ算出回路１１０と、算出したディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加するディレイ付加回路１５０、１６０とを備える。 - 特許庁

An image signal processing apparatus which performs processing of an inputted image data, according to an inputted clock signal comprises; an input part for changing an image data format; a logic part for decoding the outputted data from the input part; and a frequency detecting part for detecting that a frequency of the clock signal is higher than a predetermined frequency and for outputting the result as a detected signal.例文帳に追加

入力されたクロック信号に従って、入力された映像データの処理を行う映像信号処理装置であって、映像データの形式を変更して出力する入力部と、入力部から出力されたデータをデコードして出力する論理部と、クロック信号の周波数が所定の周波数よりも高いことを検出し、その結果を検出信号として出力する周波数検出部とを備える。 - 特許庁

Also, the SDRAM is provided with a SFF 32 latching an output signal DQM 1 of the input buffer 31 by an internal clock signal CLK 1 from the clock buffer 21, the input buffer 33 inputs a synchronous mask control signal DQMS from the SFF 32, a bank active recognizing signal BACT and a write-in state recognizing signal WENZ, and is activated/inactivated by the synchronous mask control signal DQMS.例文帳に追加

入力バッファ３１の出力信号ＤＱＭ１をクロックバッファ２１からの内部クロック信号ＣＬＫ１にてラッチするＳＦＦ３２を備え、入力バッファ３３は、ＳＦＦ３２からの同期マスク制御信号ＤＱＭＳと、バンクアクティブ認識信号ＢＡＣＴと書き込み状態認識信号ＷＥＮＺを入力し、アクティブ状態において同期マスク制御信号ＤＱＭＳにによって活性化／非活性化する。 - 特許庁

The method of multiple-screen scans for a display includes steps of (a) generating K horizontal trigger signals within a period in which M lines of horizontal line scan are completed once, (b) generating K clock signals of different phases for triggering K input data, and (c) displaying K input data on the display according to the K horizontal trigger signals and the K clock signals of different phases.例文帳に追加

表示器に応用される多重画面走査方法は、（ａ）Ｍ本の水平ライン走査を１回完成する時間以内にＫ個の水平トリガー信号を生じさせ、（ｂ）Ｋ個の入力データを触発するためのＫ組の位相が相違したクロック信号を生じさせ、（ｃ）Ｋ個の水平トリガー信号とＫ組の位相が相違したクロック信号によって、Ｋ個の入力データを表示器に表示するなどのステップを含む。 - 特許庁

To provide a duty ratio correction circuit, capable of correcting duty ratio using an activated edge in an input external clock signal, and to provide a flip-flop capable of performing synchronization operation, by precharging own output node by own source voltage that responds to a clock signal and a reset signal.例文帳に追加

入力される外部クロック信号の活性化エッジを用いてデューティ比を補正することができるデューティ比補正回路を提供し、また、クロック信号及びリセット信号に応答して自体の電源電圧が自体の出力ノードをプリチャージすることにより、同期化動作を行うことができるフリップフロップを提供すること。 - 特許庁

In latter n-bit edge trigger flip-flop circuit, it synchronizes with a single phase sampling clock signal E with different phase in the period T of DI from the sampling clock signal A, and is input in a measurement terminal 30 of the general-purpose tester by same timing as the output signal of 4n-bit width.例文帳に追加

出力信号ＤＯ０’〜ＤＯ３’は、さらに、後段のｎビットエッジトリガフリップフロップ回路において、サンプリングクロック信号ＡとはＤＩの周期Ｔ内で位相の異なる単相のサンプリングクロック信号Ｅに同期し、ビット幅４ｎビットの出力信号として、同一タイミングで汎用テスタ３の測定用端子３０に入力される。 - 特許庁

To reduce power consumption by sufficiently grasping the stoppable state of a clock within the range capable of knowing what is circuit information or an input signal to a large scale integrated circuit(LSI) even when the specification of the LSI is indefinite, thereby reducing unnecessary clock pulses without affecting the functions of the circuit.例文帳に追加

ＬＳＩの仕様が不明確な場合であっても、その回路情報やＬＳＩに対する入力信号がどのようなものか分かっている限りにおいて、クロックの停止可能な状況を十分に把握できるようにして、当該回路の機能に影響しない不要なクロックパルスを削減し、低消費電力化を図る。 - 特許庁

In the output component, the output from a input multiplexer 202 is clock driven by a cycle counter 200, stepped through the bit of a programmable control register 201, and connected with the D inputs of two D flip-flops 203 and 204 to transit their Q outputs with the positive and negative edges of a clock.例文帳に追加

出力構成要素では、入力マルチプレクサ２０２の出力は、サイクル・カウンタ２００でクロック駆動され、プログラム可能制御レジスタ２０１のビットを通してステップしかつ２つのＤフリップフロップ２０３と２０４のＤ入力に接続され、それらのＱ出力を、それぞれ、クロックの正エッジ、負エッジで遷移させる。 - 特許庁

The synchronizing circuit is a differential flip flop circuit, and provided with a master latch, a slave latch, a comparative circuit 1 for comparing an input signal with an output signal, and a timing control circuit 2 for controlling an inside clock signal generated from an outside clock signal on the basis of the output signal from the comparative circuit 1.例文帳に追加

本発明の同期回路は、差動型フリップ・フロップ回路であり、マスター・ラッチと、スレーブ・ラッチと、入力信号と出力信号を比較する比較回路１と、外部クロック信号から生成する内部クロック信号を比較回路１からの出力信号に基づいて制御するタイミング制御回路２とを備えている。 - 特許庁

On the basis of that a phase of an output clock of the PLL circuit 10 for a lockup period is lagged from or led to a phase of the reference input clock, the delay is controlled and advancing or lagging only the phase momentarily can reduce the lockup period of the PLL circuit 10.例文帳に追加

ロックアップ期間のＰＬＬ回路１０の出力クロックが基準入力クロックに対して位相が所定量以上遅れているか又は進んでいるか検出結果に基づいて、遅延量を制御し、位相のみを瞬間的に進ませ又は遅らせることにより、ＰＬＬ回路１０のロックアップ期間を短縮する。 - 特許庁

To provide a symbol synchronization method for a quadrature modulation signal capable of avoiding clock slip even when bit duplication or bit missing happen due to clock jitter or the like in the case of sampling an Ich signal and a Qch signal, in symbol synchronization for demodulating an input quadrature modulation signal.例文帳に追加

入力した直交変調信号を復調するシンボル同期において、クロックジッタ等によりＩｃｈ信号およびＱｃｈ信号のサンプリングに際しビット重複またはビット欠けが生じた場合であっても、クロックスリップを回避することができる直交変調信号に対するシンボル同期方法等を提供する。 - 特許庁

The memory 200 thus establishes data sending using the data strobe signal input from the controller 100 not only in data writing but also in data reading, and does not need to generate a read data strobe signal from a clock signal by itself and synchronize the read data strobe signal with the clock signal.例文帳に追加

従って、メモリ２００は、データ書込時は勿論のこと、データ読出時においても、コントローラ１００から入力されたデータストローブ信号を用いてデータ送信を行うこととなり、クロック信号から読出データストローブ信号を自前で生成する必要もなければ、読出データストローブ信号をクロック信号に同期させる必要もない。 - 特許庁

From an input signal 42 that is a burst signal where a known data pattern is inserted thereto in each frame in advance, a re-timing circuit 50 generates a clock signal 51 and a data signal 52 synchronously with the clock signal 51, and a counter in an AGC control circuit 57 counts up every time a data pattern detection circuit 55 detects the known data patter from the data signal 52.例文帳に追加

予め既知のデータパターンがフレームごとに挿入されたバースト信号である入力信号４２から、リタイミング回路５０でクロック信号５１とこれに同期したデータ信号５２とを生成し、データパターン検出回路５５でデータ信号５２から既知のデータパターンを検出するたびに、カウンタ６６によりカウントアップする。 - 特許庁

The integrated circuit comprises a booster circuit 12 for performing a boosting operation according to an operating clock and outputting an input voltage as it is while the operation is in halt, an oscillator circuit having a CMOS inverter 2 operative with an output voltage of the booster circuit 12 as a power voltage to feed a clock to the booster circuit 12.例文帳に追加

動作クロックに従って昇圧動作を行い、動作停止時には入力された電圧をそのまま出力する昇圧回路１２を設け、昇圧回路１２の出力電圧を電源電圧として動作し、クロックを昇圧回路１２へ供給するＣＭＯＳ型インバータ２による発振回路を設ける。 - 特許庁

The output signal DI of n-bit width becomes signals DO0' to DO3' with n-bit width and period of 4T synchronizing with sampling clock signals A to D produced by gradually delaying a basic clock signal for period T of DI when it is input in an n-bit edge trigger flip-flop circuit connected in parallel.例文帳に追加

ビット幅ｎビットの出力信号ＤＩは、並列接続されたｎビットエッジトリガフリップフロップ回路に入力されると、基本クロック信号をＤＩの周期Ｔずつ段階的に遅延させて生成したサンプリングクロック信号Ａ〜Ｄに同期して周期が４Ｔであり、かつビット幅ｎビットの信号ＤＯ０’〜ＤＯ３’となる。 - 特許庁

The control unit circuit Ci specifies an operation period of the pertinent circuit block on the basis of input/output signals P0 to P4 of the shift register unit circuits Ai1 to Ai4 and supplies an X clock signal XCK and an inverted X clock signal XCKB to the shift register unit circuits Ai1 to Ai4.例文帳に追加

制御単位回路Ｃｉは、シフトレジスタ単位回路Ａｉ１〜Ａｉ４の入出力信号Ｐ０〜Ｐ４に基づいて、当該回路ブロックの動作期間を特定し、当該期間においてＸクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢをシフトレジスタ単位回路Ａｉ１〜Ａｉ４に供給する。 - 特許庁

A potential differential signal between both electrodes of the capacitative element 4 is input to the differential detection part 6, and the differential detection part 6 generates a second clock signal X having a phase difference of 90° with a positive phase signal of the first clock signal CK based on a comparison result of an intermediate value in change range of the potential differential signal.例文帳に追加

また、差動検出器６は、容量素子４の両電極間の電位差信号が入力され、該電位差信号の変化範囲の中間値における比較結果に基づいて、第１クロック信号ＣＫの正相信号に対して９０度の位相差を有する第２クロック信号Ｘを生成する。 - 特許庁

In the transmitter 10 on the transmission side, a data signal 1b and a clock signal 1c, to which oversampling processing is performed, are separated by a switching circuit 12, and a synchronized serial signal 1d(2g) and a clock signal 1e (2h), input from the relay transmission path in the station, are transmitted to a staff circuit 13.例文帳に追加

送信側伝送装置１０では、局設定信号１fが中継局の場合、オーバーサンプリング処理されたデータ信号１b及びクロック信号１cが切替回路１２で切り離され、局内中継伝送路から入力する同期されたシリアル信号１d（２g）及びクロック信号１e（２h）がスタッフ回路１３に送られている。 - 特許庁

The clock is supplied to a signal processing circuit processing an input data signal at a frequency lower than a maximum frequency determined by a frequency decision circuit, and the clock is varied according to the processing status of one frame by a frequency determination circuit, thereby reducing power consumption.例文帳に追加

入力データ信号を処理する信号処理回路への供給クロックを、周波数判定回路で判定した最大周波数より低い周波数を供給し、周波数決定回路により１フレームの処理状況に応じてクロックを変化させることにより、消費電力を低減させることが可能である。 - 特許庁

A rewritable logic element configuring a phase detector and a phase adjustment device is connected to a clock signal and data signal input stage of a multiplexer circuit so as to detect a phase shift of a data signal with respect to a clock signal and adjust the phase in a way of absorbing the phase shift as a result thereby eliminating a bit error.例文帳に追加

マルチプレクサ回路のクロック信号およびデータ信号入力段に、位相検出器および位相調整器を書き換え可能な論理素子を接続することで、クロック信号に対するデータ信号の位相ずれを検出し、その結果に応じて位相ずれを吸収するように位相を調整し、ビット誤りを無くすことができる。 - 特許庁

When a signal detection portion 16 of the timing controller 12 detects a non-input state or a stop of a clock signal etc., its detection result is transferred from a two-way communication portion 20 to a two-way communication portion 22.例文帳に追加

タイミングコントローラ１２の信号検出部１６で未入力状態及び又はクロック信号等の停止を検出したとき、検出結果を双方向通信部２０から双方向通信部２２に転送する。 - 特許庁

A microcomputer 102 and the EEPROMic 103 are connected through a signal line related to an EEPROMic selection signal (CS) 601, a clock signal (CLK) 602, a data input (DIN) 603, and a data output (DOUT) 604 (regardless wired or wireless) as is conventionally done.例文帳に追加

マイコン(102)とEEPROMic(103)との間における信号線として、EEPROMic選択信号（CS）（601）、クロック信号(CLK)(602)、データ入力(DIN)(603)、データ出力(DOUT)(604)に関する信号線（有線、無線を問わず）により接続されている点は、従来と同様である。 - 特許庁

The phase locked loop circuit is provided with a voltage controlled oscillator 12, a reference clock 14, a control 20 that generates a selected signal, and a frequency divider 16 that receives either of two kinds of oscillator signals as an input signal.例文帳に追加

可変周波数発振器１２と、基準信号源１４と、選択信号を発生する制御ブロック２０と、上記二種の発振器信号の一つを入力信号として受ける周波数分割器１６とを備える。 - 特許庁

In the semiconductor memory device, a delay inverter circuit 10 is constituted of enhancement type transistors Tr2, Tr3, and outputs a read-out signal RS1 in which a clock signal CK2 input from the outside is delayed to a sense amplifier circuit.例文帳に追加

遅延インバータ回路１０は、エンハンスメントタイプ・トランジスタＴｒ２，Ｔｒ３から構成され、外部から入力されるクロック信号ＣＫ２を遅延した読み出し信号ＲＳ１をセンスアンプ回路に出力する。 - 特許庁

A delay clock control circuit 14 operates so as to make a through current flow to a connection node of the first and the second inverters 12 and 13 to cause charge contention for a predetermined period of time during the transition of an input of the components.例文帳に追加

遅延クロック制御回路１４は、構成要素の入力の遷移時において、第１および第２のインバータ１２，１３の接続ノードに貫通電流が流れ、電荷競合が所定時間発生するように、動作する。 - 特許庁

The zero-cross timing is fastened by (m) clocks than a case of clock number x=0 and the data correction is also performed, so that input data of a D/A converter 204 are reduced and influences of second-order and third-order distortion errors are reduced.例文帳に追加

ゼロクロスタイミングは、クロック数ｘ＝０のときよりも、ｍクロックだけ早まり、データ修正も行われるため、Ｄ／Ａ変換器２０４の入力データは小さくなり、２次、３次歪み誤差による影響が低減される。 - 特許庁

To provide an internal combustion engine controller which normally transmits trouble/abnormal condition findings (including different kinds of trouble findings) to a microprocessor (MP) even if some kind of clock input trouble occurs, and minimizes a data processing load on the MP.例文帳に追加

クロック入力故障が生じても正常にマイクロプロセッサ（ＭＰ）へ故障／異常結果（異なる故障結果）を伝送でき、ＭＰへのデータ処理負担を極力抑制できる内燃機関制御装置を提供する。 - 特許庁

The counter circuit has an improved operating speed and operating margin by carrying out counting twice or more for each cycle term of the input clock signal, the number of times of toggling the bit signal is decreased and power consumption is reduced.例文帳に追加

カウンタ回路は入力クロック信号のサイクル周期ごとに２回以上のカウンティングを遂行して向上した動作速度及び動作マージンを有し、ビット信号のトグリング回数を減らし消費電力を低減する。 - 特許庁

An IF input of a satellite radio wave is received by a receiving circuit 6, and a PCR signal contained in its subcode area is extracted by a demodulation circuit 7 on the next stage and inputted to a CPU 12 as a reference clock.例文帳に追加

衛星電波のＩＦ入力を受信回路６で受け、そのサブコード領域に含まれるＰＣＲ信号を次段の復調回路７によって抽出し、基準クロックとしてＣＰＵ１２に入力させる。 - 特許庁

When a preset clock pulse number is achieved, an output 12 of the control circuit 9 changes for switching the selector 10 to connect the test mode setting input pin 4 to a connecting signal 14 for a circuit used for other use.例文帳に追加

設定したクロックパルス数になると、制御回路９の出力１２が変化し、セレクタ１０を切り替え、テストモード設定用入力ピン４がその他の用途に使用する回路への接続信号１４に接続される。 - 特許庁

To provide a clock skew adjustment method for a semiconductor circuit, that effectively forms a cluster composed of only a gated cell with a same input, without restriction on arrangement of a flip-flop belonging to a gated circuit.例文帳に追加

ゲーティッド回路に属するフリップフロップの配置に制約を与えることなく、同じ入力をもつゲーティッドセルだけで構成されるクラスタを効率良く構成するための半導体回路のクロックスキュー調整方法を提供する。 - 特許庁

By using a data input path independent of a clock in an integrated circuit device incorporating a random access memory array, data written in the array is rippled through to all banks all the way up to a local write circuitry.例文帳に追加

ランダムアクセスメモリアレイを内蔵する集積回路装置にクロックと独立のデータ入力経路を用いることで、アレイに書込まれたデータをすべてのバンクを通ってローカル書込回路にまでリップルさせることが可能となる。 - 特許庁

To provide an image display device and a signal processing device which can efficiently detect whether an operation state of an image output part operated synchronizing with a clock signal input from the outside is normal or not.例文帳に追加

外部から入力したクロック信号に同期して動作する画像出力部の動作状態が、正常であるか否かを効率よく検出することができる画像表示装置および信号処理装置を提供する。 - 特許庁