「clock input」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

An input signal Sina output from the test terminal Padt1 and a clock signal Sclka output from the test terminal Padt2 are input to the test circuitry 3, and test results of the paths to be tested are output via the test terminal Padt3.例文帳に追加

テスト回路部３はテスト端子Ｐａｄｔ１から出力される入力信号Ｓｉｎａとテスト端子Ｐａｄｔ２から出力されるクロック信号Ｓｃｌｋａが入力され、テスト対象のパスのテスト結果がテスト端子Ｐａｄｔ３を介して出力される。 - 特許庁

To provide a small optical pulse generation device whose wavelength band is wide, which has long stable operation reliability and a mass manufacture method, whose power of high frequency electric signal input (clock input) that at optical pulse generator requires is comparatively small.例文帳に追加

小型で波長帯域が広くかつ長期安定動作信頼性と量産製造方法とを兼ね備え、光パルス発生器が必要とする高周波電気信号入力（クロック入力）のパワーが比較的小さくて良い光パルス発生装置を提供する。 - 特許庁

In the method, the first time delay of a clock signal CLK from the logic section to the control input of a precharge device 84, and the second time delay of a logic signal from the logic section to the control input of an output device 88 are determined.例文帳に追加

この方法では、論理区画からプリチャージ・デバイス８４の制御入力へのクロック信号ＣＬＫの第１の時間遅延７０（Ｄ３）、および論理区画から出力デバイス８８の制御入力への論理信号の第２の時間遅延７２（Ｄ１）が決定される。 - 特許庁

The latch circuit 10 executes a latch operation for inputting one bit data by the data input part 3 when a clock input line CK is in a high level and executes a hold-operation for holding one bit data by the data holding part 2 when CK is in a low level.例文帳に追加

ラッチ回路１０は、クロック入力ラインＣＫがハイレベルの際に、データ入力部３が１ｂｉｔのデータを入力するラッチ動作を行い、クロック入力ラインＣＫがロウレベルの際に、データ保持部２が１ｂｉｔのデータを保持するホールド動作を行う。 - 特許庁

By a selector 18, when S12<S14, the input data D_IN(N-1) one clock before becomes present output data D_OUT(N), and when S12≥S14, the input data D_IN(N-2) two clocks before becomes the present output data D_OUT(N).例文帳に追加

セレクタ１８によって、Ｓ１２＜Ｓ１４のときには１クロック前の入力データＤ＿ＩＮ（Ｎ−１）が現在の出力データＤ＿ＯＵＴ（Ｎ）となり、Ｓ１２≧Ｓ１４のときには２クロック前の入力データＤ＿ＩＮ（Ｎ−２）が現在の出力データＤ＿ＯＵＴ（Ｎ）となる。 - 特許庁

Thus, at the time of reading the data, since the time when a bit line pair is connected to an input-output line pair becomes longer and the voltage difference of the bit line pair is sufficiently transferred to the input-output line pair, data are read out correctly synchronously with the high-speed clock signal.例文帳に追加

従って、データ読み出し時に、ビット線対と入出力線対との接続される時間が長くなり、ビット線対の電圧差が入出力線対に十分に伝達されるので、高速なクロック信号に同期してデータを正確に読み出すことができる。 - 特許庁

The transistors Tr1, Tr2 of the follower circuits 1, 3 are alternately turned on in response to the clock signal to be input from a signal input unit 15, and are operated to switch to connect the step-up capacitor C1 and to limit current cooperatively with resistors R5, R6, etc.例文帳に追加

フォロア回路１，３のトランジスタＴｒ１，Ｔｒ２は、信号入力部１５から入力されるクロック信号に応じて交互にオンし、昇圧用のコンデンサＣ１の接続切り替えを行うとともに、抵抗Ｒ５，Ｒ６等と共働して電流制限を行う。 - 特許庁

A transfer gate circuit 50 for controlling the input/output of an input pulse signal, a latch circuit 60 for holding a pulse signal input via the transfer gate circuit 50 for a fixed period, and an output circuit 70 for outputting the pulse signal output from the latch circuit 60 as a driving clock are formed by using a complementary circuit technology.例文帳に追加

入力パルス信号の入出力を制御するトランスファーゲート回路５０、トランスファーゲート回路５０を経由して入力されるパルス信号を一定期間保持するラッチ回路６０、およびラッチ回路６０から出力されるパルス信号を駆動クロックとして出力する出力回路７０を相補性回路技術を用いて形成しておく。 - 特許庁

An input signal change detection unit 20 inputs an input signal Si, having a duty ratio of about 50% and frequency F and outputs a change point detection signal PR/SH, each time the change point thereof is detected, and a frequency multiplication unit 40 has an N-stage shift register to which a clock signal having a frequency 2×N×F (N: an even integer ≥2) is input.例文帳に追加

入力信号変化検出部２０はデューティ比約５０％で周波数Ｆの入力信号Ｓｉを入力してその変化点を検出する毎に変化点検出信号ＰＲ／ＳＨを出力し、周波数逓倍部４０は周波数２×Ｎ×Ｆのクロック信号（Ｎは２以上の偶数の整数）が入力されたＮ段のシフトレジスタを有する。 - 特許庁

Clocks that are shifted by one bit each in a light input data signal with a frequency being 1/n of a bit rate of the signal received by the photodiode 11 are fed to clock input terminals 7(1)-7(n) of the mobiles 6(1)-6(n) to separate and extract multi-channel low speed electric signals from the light input data signal of one channel.例文帳に追加

フォトダイオード１１に入力する光入力データ信号のビットレートの1/nの周波数で同光入力データ信号の１ビットずつずれたクロックを、各モービル６(1)〜６(n)のクロック入力端子７(1)〜７(n)に印加して、１チャネルの光入力データ信号から多チャネルの低速化した電気信号を各出力端子８(1)〜８(n)より分離抽出する。 - 特許庁

A signal converting circuit 6 converts an input signal of a measurement object into a pulse signal with a pulse width corresponding to a period of the input signal, a first timer 50a counts the pulse width using a timer period generated on the basis of the reference frequency generated by the clock device 7, and a microcomputer 50 calculates the period of the input signal using the count value.例文帳に追加

信号変換回路６は計測対象の入力信号の周期に応じたパルス幅のパルス信号に変換し、このパルス幅を第１のタイマ５０ａはクロック装置７で発生した基準周波数に基づいて生成したタイマ周期を用いてカウントし、マイコン５０はこのカウント値を用いて入力信号の周期を算出する。 - 特許庁

Outputs of phase decision input circuits 28_2 and 30_2 having input outputs of phase decision registers 18_1 and 18_2 in synchronism with an exchanging clock are input to first and second memory read-on generating circuits 34_1 and 34_2 as the source signal generating means for memory read enable signals of first and second memories 26_1 and 26_2.例文帳に追加

位相判定レジスタ１８＿１及び１８＿２の出力を、乗せ換えクロックに同期して取り込んだ位相判定取込回路２８＿２及び３０＿２の出力は、それぞれ、第１のメモリ２６＿１及び第２のメモリ２６＿２のメモリリードイネーブルの元信号生成手段である第１のメモリリードオン生成回路３４＿１及び第２のメモリリードオン生成回路３４＿２に入力される。 - 特許庁

The input stage differential amplification sections are in a folded cascade connection configuration, and inverted signals and non-inverted signals at input sides and output sides of the input stage differential amplification sections are alternately changed over in a time division manner, respectively by switches SW1-SW8 that are operated by chopping clock signals CK, CKB.例文帳に追加

入力段差動増幅部は、フォールデッドカスコード接続構成であって、入力段差動増幅部の入力側と、入力段差動増幅部の出力側とにおけるそれぞれの反転信号、非反転信号を、チョッピング用のクロック信号ＣＫ、ＣＫＢによって動作するスイッチＳＷ１〜ＳＷ８で、それぞれ時分割に交互に切り換える。 - 特許庁

A lower stage differential circuit composed of Q6 and Q7 responds to a complementary clock signal impressed to input terminals 3 and 4, and operates the first and the second upper stage differential circuits.例文帳に追加

Ｑ６、Ｑ７から成る下段差動回路は入力端子３，４に印加される相補的なクロック信号に応答して第１の上段差動回路または第２の上段差動回路を機能させる。 - 特許庁

A 1-bit data of 44.1 kHz series from an input terminal 31 is decoded by a 1-bit IF decoder 33 and written in an RAM 34, read by a clock of 48 kHz series, and sent to a 1-bit Data format encoder.例文帳に追加

入力端子３１からの４４．１ｋＨｚ系の１ビットデータは、1bitＩＦデコーダ３３でデコードされてＲＡＭ３４に書き込まれ、４８ｋＨｚ系のクロックで読み出されて1bitDataフォーマットエンコーダに送られる。 - 特許庁

When the difference quantity is maximized, it is possible to sample a video signal little influenced by rounding, therefore, it is possible to perform the phase adjustment of the sampling clock without necessity for a specific pattern of an input signal.例文帳に追加

差分量が最大となれば、なまりの影響の少ない映像信号レベルをサンプリングできるため、特定パターンの入力信号を必要とせずにサンプリングクロックの位相調節を実施できる。 - 特許庁

In a second operating mode, a data input-output circuit 1086 converts N pieces of data in parallel which are supplied serially in synchronization with the first internal clock signal to supply write data to selected N pieces of memeory cells.例文帳に追加

同期型半導体記憶装置１０００は、シングルデータレートＳＤＲＡＭ動作モードでは、外部クロック信号ｅｘｔ．ＣＬＫに同期して、入出力バッファ回路１０７２〜１０８２を動作させる。 - 特許庁

To provide a PLL circuit that quickly converges to the stable state of a voltage-controlled oscillator even if discontinuity occurs in the period of a reference input signal, and generates a stable clock signal.例文帳に追加

基準入力信号の周期に不連続が生じても電圧制御発振器の安定状態への収束を短時間に行い、安定度の高いクロック信号を生成するＰＬＬ回路を提供する。 - 特許庁

Number of frequency division of the comparison input frequency division circuit is switched according to such a number of frequency division control signal as the oscillation frequency signal has a frequency of a predetermined ratio to the first reference frequency clock.例文帳に追加

この比較入力分周回路の分周数を、発振周波数信号が第１基準周波数クロックと一定比率の周波数になるような分周数制御信号にしたがって切り替える。 - 特許庁

Pulse time detecting circuits 21-2N operate with a common clock, and recognize an arrival time when output pulse from each of the X-ray detectors 11-1N is input, respectively (outputs A_1-A_N).例文帳に追加

パルス時刻検出回路２１〜２Ｎは共通のクロックで動作し、それぞれＸ線検出器１１〜１Ｎの出力パルスが入力された到着時刻をそれぞれ認識する（出力Ａ_１〜Ａ_Ｎ）。 - 特許庁

When input is not the first dial key 38 and the clock time of the timer 19 passes time T2 being the second prescribed value, the timer 19 is not reset (S15;NO and S19:YES).例文帳に追加

また、最初のダイヤルキー３８の入力でなく、且つタイマ１９の計時時間が第２所定値である時間Ｔ２を経過している場合は、タイマ１９をリセットしない（Ｓ１５：ＮＯ、Ｓ１９：ＹＥＳ）。 - 特許庁

D flip-flops M1, M1, M2, and M3 are connected in a line so that data is sequentially transferred while delay parts 32, 34, and 36 are connected to clock signal input ends of the M0, M1, and M2, respectively.例文帳に追加

ＤフリップフロップＭ０，Ｍ１，Ｍ２，Ｍ３は一列で連結してデータが順次伝達されるように構成し，Ｍ０，Ｍ１，Ｍ２の各クロック信号入力端には遅延部３２，３４，３６を各々連結する。 - 特許庁

To provide a title input device which displays title candidates of higher priority levels in accordance with clock information and position information which have been recorded simultaneously with recording of subject person information and an image, when inputting a title.例文帳に追加

タイトル入力を行う場合、被撮影者情報と画像と同時に記録した時計情報と位置情報とから優先順位の高いタイトル候補を表示するタイトル入力装置を提供する。 - 特許庁

To obtain a serial data communication equipment and a communicating method, which use two transmission lines consisting of a unidirectional data output transmission line and data input transmission line and perform transmission and reception in clock synchronization.例文帳に追加

単方向のデータ出力伝送線とデータ入力伝送線とからなる２本の伝送線を使用し、クロック同期で送受信するシリアルデータ通信装置および通信方法を提供する。 - 特許庁

A transmitter side 10 respectively divides input signals D2 and ST2 at an 'H' period and an 'L' period of a clock signal CLK, and multiplexes (selects) divided half-bits.例文帳に追加

送信側１０では、入力信号Ｄ２および入力信号ＳＴ２をクロック信号ＣＬＫの「Ｈ」領域および「Ｌ」領域でそれぞれ分割し、それぞれ分割された半ビットを多重（選択）化する。 - 特許庁

A phase comparator 11 compares the phase between an input reference clock signal CKR and a signal fed back from a frequency divider 14 and delivers an output signal corresponding to the phase difference to a filter section 12.例文帳に追加

位相比較器１１は、入力される参照クロック信号ＣＫＲと分周器１４からフィードバックされる信号との位相を比較して位相差に応じた出力信号をフィルタ部１２に出力する。 - 特許庁

An analog-to-digital converter 1 converts an input picture signal into digital by using a sampling clock generated from a PLL circuit 7, synchronized with a horizontal synchronizing signal, and setting a frequency dividing ratio N.例文帳に追加

Ａ／Ｄ変換器１は、水平同期信号に同期し、分周比Ｎを設定するサンプリングクロックを発生するＰＬＬ回路７からのサンプリングクロックにより入力映像信号をデジタル変換する。 - 特許庁

First and second level shifters LS1 and LS2 which respectively input two kinds of clock signals CK1 and CK2 whose high level periods do not overlap with each other are provided with control transistors N5 and N5 and control lines CL1 and CL2.例文帳に追加

互いにハイレベル期間が重ならない２種類のクロック信号ＣＫ１・ＣＫ２が入力されるレベルシフタＬＳ１・ＬＳ２に、制御用トランジスタＮ５・Ｎ５および制御用配線ＣＬ１・ＣＬ２を設ける。 - 特許庁

When a recording trigger of a cycle timer 21 is output, this controller for an environmental test apparatus stores in a storage section 22, current time data counted by a real time clock 23 associated with environmental state data acquired by a sensor input section 5.例文帳に追加

サイクルタイマ２１の記録トリガの出力時において、リアルタイムクロック２３が計時した現在時刻データと、センサ入力部５が取得した環境状態データとを対応付けて記憶部２２に記憶する。 - 特許庁

An input optical signal 1 is passed through a polarization separation delay unit 1000 to be converted into an optical signal 2 having a polarization component whose phase is shifted and the optical signal 2 is punched by a light clock 8 in a light gate element 2000.例文帳に追加

入力光信号1を偏波分離遅延装置1000を通すことにより、位相をずらした偏光成分を有する光信号2とし、光ゲート素子2000にて、光信号2を光クロック8にて打ち抜く。 - 特許庁

The 2nd external clock signal /CLK, on the other hand, is inputted to a 1/4 frequency divider 15 through a 2nd input buffer 14.例文帳に追加

第２の内部クロック発生回路は、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの位相差を検出し、その位相差を第1の内部クロック信号CLK1に与えることにより第2の内部クロック信号/CLK1を生成する。 - 特許庁

The receiving signals are converted to charges in input gates CG1-CG5 when inputted in the CCD delay elements 53a-53e, and are transmitted to an electric potential well in the next stage by a two-phase clock.例文帳に追加

各超音波受信信号は、ＣＣＤ遅延素子５３ａ〜５３ｅに入力される際に入力ゲートＣＧ１〜ＣＧ５で電荷に変換され、２相のクロックにより次段の電位井戸に順次転送される。 - 特許庁

A select circuit 4 outputs a signal for selection corresponding to the discharge energy-generating body 1 for printing to an integral circuit 6 on the basis of a select signal S1 input in accordance with a clock signal S2.例文帳に追加

選択回路４は、クロック信号Ｓ２に従って入力される選択信号Ｓ１に基づき、印字用吐出エネルギー発生体１に対応する選択のための信号を統合回路６に出力する。 - 特許庁

To generate a playback optical clock signal of a repetition frequency that coincides with the bit rate frequency of an optical signal from the optical signal without depending upon a state of polarization of an input optical signal with a simpler configuration.例文帳に追加

より単純な構成で、入力光信号の偏光状態に依存することなく、光信号からそのビットレート周波数に一致した繰り返し周波数の再生光クロック信号を生成する。 - 特許庁

To solve such a problem that a calculation amount in transient analysis of a circuit cannot be reduced when a signal always varied at a high speed such as a clock signal is used as an input signal of the circuit.例文帳に追加

クロック信号のように常に高速で変動している信号が回路の入力信号として用いられると、その回路の過渡解析における計算量を軽減することができない。 - 特許庁

A digital video signal A/D converted by an external ADC 11 is fetched into a video signal input processing circuit 10 and processed to become the signal of a system for display by a system clock SCK.例文帳に追加

外部ＡＤＣ１１でＡ／Ｄ変換したディジタル映像信号を映像信号入力処理回路１０に取り込みシステムクロックＳＣＫにより表示用の方式の信号となるよう処理する。 - 特許庁

Further, even when jitter with an ultra-low frequency is present in an input digital video signal, the memory 7 used for clock synchronization absorbs the jitter to obtain a stable phase adjustment output.例文帳に追加

また、入力デジタル映像信号に超低周波のジッタが存在しても、クロック同期をなすメモリ７により、このジッタを吸収して安定した位相調整出力を得ることが可能となる。 - 特許庁

A processing signal and a standard signal can be input alternatively into a signal processing circuit 40 by switching between a first switch 30 and a second switch 50 according to a clock signal.例文帳に追加

クロック信号に従って第１スイッチ３０および第２スイッチ５０の切り替えを行う構成とすることで、信号処理回路４０に処理信号と基準信号とが交互に入力されるようにする。 - 特許庁

An area detecting part 20 is synchronized with the clock signal CLK and outputs an input area width signal HIN which enters the target area and an output area width signal HOUT which comes out of the target area.例文帳に追加

また、領域検出部２０は、クロック信号ＣＬＫに同期し、注目領域に入る入力領域幅信号ＨＩＮおよび出る出力領域幅信号ＨＯＵＴを出力する。 - 特許庁

A control value output circuit 102 calculates a delay control value 104 corresponding to a delay amount of K/N of a unit delay amount per cycle of the input clock signal based upon the delay indicated value K.例文帳に追加

制御値出力回路１０２により、遅延指示値Ｋに基づいて入力クロック信号の１サイクル当たりの単位遅延量のＫ／Ｎの遅延量に対応する遅延制御値１０４を算出する。 - 特許庁

Meanwhile, during performing playback in CAV, by changing a decimation ratio M of the downconverter according to the input rate, an operation clock of a digital circuit is suppressed not to rise unnecessarily in order to prevent increase of power consumption.例文帳に追加

一方、ＣＡＶ再生時には入力レートに応じてタウンコンバータのデシメーション比Ｍを変更することでデジタル回路の動作クロックが必要以上に上がることを押さえ消費電力増加を防ぐ。 - 特許庁

To surely measure jitter of an HF signal by surely locking a PLL clock regeneration circuit provided to a jitter measurement device of one input, even if the HF signal comes from an optical DVD.例文帳に追加

任意のＤＶＤからのＨＦ信号であっても、一入力のジッタ測定装置に具備されるＰＬＬクロック再生回路を確実にロックさせて、ＨＦ信号のジッタを確実に測定する。 - 特許庁

A phase comparator circuit 711 compares the outputted signal with an external input clock CKIN and according to the result, an oscillated frequency of a voltage controlled oscillator(VCO) 713 is controlled.例文帳に追加

位相比較回路７１１は、出力された信号と外部からの入力クロックＣＫＩＮを比較し、その結果から電圧制御発振回路（ＶＣＯ）７１３の発振周波数が制御される。 - 特許庁

Because an analog circuit such as a comparator is not needed to detect the clock and reset signals that are subjected to wired input to the terminals 101 and 102, the switching control of an operation mode is realized only by a digital circuit.例文帳に追加

接続端子１０１，１０２に有線入力されるクロック信号とリセット信号との検出にはコンパレータなどのアナログ回路は不要なので、動作モードの切換制御がデジタル回路のみで実現される。 - 特許庁

PMAs 11, 15 carry out recovery of a clock from a GbE [Gigabit Ethernet (R)] signal received from ports 1, 2, serial/parallel conversion of the signal, and detection of input interruption.例文帳に追加

ＰＭＡ１１，１５はポート１，２から入力されるＧｂＥ［Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）］信号からクロックの再生、信号のシリアル−パラレル変換、及び入力断の検出を行う。 - 特許庁