「clock input」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

To provide a re-timing circuit and a frequency dividing system capable of preventing malfunction when the timing of a synchronous edge in a clock signal coincides with that of an edge in an input signal.例文帳に追加

クロック信号の同期エッジのタイミングと入力信号のエッジのタイミングが一致したときの誤動作を防止することができるリタイミング回路及び分周システムを提供することを課題とする。 - 特許庁

A common input/output signal line 4 is connected to the semiconductor devices 1 constituting each column on the test board 2, and moreover, a clock signal CLK and an address signal Address are inputted to the semiconductor devices 1.例文帳に追加

テストボード２上で各列を構成する半導体装置１には、共通の入出力信号線４が接続されると共に、クロック信号ＣＬＫ及びアドレス信号Ａｄｄｒｅｓｓが入力される。 - 特許庁

An input circuit 21b inputs the ordinary data signal outputted from the output circuit 20c on the basis of the clock signal of adjusting a phase by the phase adjusting circuit 21a.例文帳に追加

入力回路２１ｂは、位相調整回路２１ａによって位相が調整されたクロック信号を基準として、出力回路２０ｃから出力された通常のデータ信号を入力する。 - 特許庁

The clock generator 260 stops when a predetermined command is input by a control signal, and a self refresh of the RAM 26 is stopped to put the RAM 26 in the low power operating state.例文帳に追加

クロックジェネレータ２６０は、制御信号などにより所定のコマンドを入力されると停止して、ＲＡＭ２６のセルフリフレッシュを停止させることにより、ＲＡＭ２６を低電力動作状態にする。 - 特許庁

To reduce generation of clock noise of high-frequency, in an input image signal and in a data signal formed based thereon, in an active-matrix driving type electro-optical apparatus such as a liquid crystal apparatus.例文帳に追加

アクティブマトリクス駆動方式の液晶装置等の電気光学装置において、入力された画像信号中やこれに基づいて生成されるデータ信号中の高周波のクロックノイズの発生を低減する。 - 特許庁

A first clock circuit 103, an input and output port 104, a random number generator 150 for generating random numbers or the like, other than a power device 91, are connected to the CPU 102 via an inner bus.例文帳に追加

ＣＰＵ１０２には、電源装置９１の他に、第１クロック回路１０３や、入出力ポート１０４、乱数を生成するための乱数生成器１５０などが内部バスを介して接続されている。 - 特許庁

The POS main device 1 has a MPU 4 for compositely controlling the whole POS main device 1, and a memory 5, an input part 6, a printer 7, a communication control part 8, a display part 9 and a clock part 10 are connected thereto.例文帳に追加

ＰＯＳ主装置１の全体を複合的に制御するＭＰＵ４を有し、これにメモリ５、入力部６、プリンタ７、通信制御部８、表示部９および時計部１０が接続されている。 - 特許庁

Then, while outputting the summed result of the ADD from an output node OSC_O as a clock signal, the output node OSC_O is fed back to input nodes RO_I1 and RO_I2 of the RO1 and the RO2.例文帳に追加

そして、このＡＤＤの加算結果をクロック信号として出力ノードＯＳＣ＿Ｏから出力すると共に、この出力ノードＯＳＣ＿ＯをＲＯ１，ＲＯ２の入力ノードＲＯ＿Ｉ１，ＲＯ＿Ｉ２に帰還する。 - 特許庁

A first command obtaining means 12 obtains a first command from the command input means 10 in accordance with a first edge being either of a rise edge or a fall edge of the clock signal.例文帳に追加

第１のコマンド取得手段１２は、クロック信号の立ち上がりエッジまたは立ち下がりエッジの何れかである第１のエッジに応じてコマンド入力手段１０から第１のコマンドを取得する。 - 特許庁

For example, a receiving circuit operates the input control of data by using a frequency-division clock CLKZ of a frequency which is an integral multiple (for example, 16 times) of a normal baud rate generated by a baud rate generator 1b.例文帳に追加

例えば、受信側回路では、ボーレート発生器１ｂで発生した、正規のボーレートの整数倍（例えば１６倍）の周波数の分周クロックＣＬＫＺを用いてデータの入力制御を行う。 - 特許庁

To provide a voltage-holding circuit for holding a voltage of an input signal, while its cost is reduced, and to provide a clock synchronization circuit having the voltage-holding circuit.例文帳に追加

本発明は、コストを抑制しつつ、入力された信号の電圧を長時間保持することができる電圧保持回路及び電圧保持回路を備えるクロック同期回路を提供することを目的とする。 - 特許庁

Using a trace component, the input signal, output signal and interrupt conditions for each clock cycle are decided for measuring the consumed power of the central processing unit 21 with the program under execution.例文帳に追加

プログラム実行中の中央処理ユニット２１の消費電力を測定するため、追跡部品を用いそれぞれのクロックサイクルにおける入力信号、出力信号、割込み条件を決定する。 - 特許庁

To provide a TDI type image sensor having a function of switching the number of TDI stages to the optional number of stages without increasing the number of input clock pins, and also to provide a driving method therefor.例文帳に追加

入力クロックピン数を増加させることなく、任意の段数にＴＤＩ段数を切り替える機能を有したＴＤＩ方式のイメージセンサ、及びその駆動方法を提供することを目的とする。 - 特許庁

To provide a stream-selecting device and a stream input device, capable of suppressing increase in power consumption and increase in cost, by realizing a small scale circuit and reduce in operating clock frequency of the circuit.例文帳に追加

回路の小規模化及び、回路の動作クロック周波数の低減を実現し、消費電力及びコストの増大を抑止することができるストリーム選別装置及びストリーム入力装置を提供する。 - 特許庁

The VCO 210 includes an input part connected to a voltage control node 216 for receiving a voltage signal, and an output part for generating a clock signal that has a frequency dependent on the received voltage signal.例文帳に追加

ＶＣＯ(210)は、電圧制御ノード(216)に接続され電圧信号を受信する入力部と、受信した電圧信号によって決まる周波数のクロック信号を生成する出力部とを有する。 - 特許庁

In the delay interference device 6, an interference pulse light S6a is formed from the output pulse light S3 and interference pulse light S6b of the logic opposite to that of an input pulse light SIN from the clock pulse light S10 is formed.例文帳に追加

遅延干渉器６で、出力パルス光Ｓ_3から干渉パルス光Ｓ_6aを生成すると共に、クロックパルス光Ｓ_10から入力パルス光Ｓ_INとは逆論理の干渉パルス光Ｓ_6bを生成する。 - 特許庁

This semiconductor integrated circuit 10 has: the macro 1; and a controlling flip-flop 3 having a data output 52 connected to an input of the macro 1 for operating by the same clock as the macro 1.例文帳に追加

本発明の半導体集積回路１０は、マクロ１と、マクロ１の入力に接続されたデータ出力５２を有し、且つ、マクロ１と同じクロックで動作する制御用フリップフロップ３とを備えている。 - 特許庁

To provide a device for stabilizing horizontal synchronization which is not supplied with input of a clock from a reference oscillation source or a microcomputer causing radiation only to make a frequency comparison.例文帳に追加

周波数比較を行うだけのために基準発振源や輻射の原因となるマイコンからのクロックの入力を与えることをしない水平同期安定化装置を提供することを目的とする。 - 特許庁

That is this data input circuit synchronizes effectively an internal data signal utilizing internal delay being adjustable when a frequency of the clock signal exceeds the prescribed critical value.例文帳に追加

すなわち、本発明のデータ入力回路は、前記クロック信号の周波数が所定の臨界値を超過する場合に調整可能な内部遅延を利用して内部データ信号を効果的に同期させる。 - 特許庁

When the input pulse is at a low level, the clock pulse of 2Vmax in which a charge voltage Vmax of the capacitor Cb is added to an extracted direct maximum voltage, is supplied to the power switch.例文帳に追加

入力パルスがローレベルになったとき、キャパシタＣｂの充電電圧Ｖｍａｘ と抽出した直接の最大電圧とを加算した２Ｖｍａｘ のクロックパルスをパワースイッチに供給する。 - 特許庁

To provide a display device which can hold the precision of fine adjustment at the same level for different kinds of input video signals different in the frequency of a sampling clock.例文帳に追加

この発明は、サンプリングクロックの周波数が異なるような複数種類の入力映像信号に対して、微調整の精度を同レベルにさせることができる表示装置を提供することを目的とする。 - 特許庁

In the case of reproduction, a reproduction circuit 9 applies waveform equalization to input reproduction data and recovers a data clock, a channel decoder 10 conduct recording demodulation processing and an error correction circuit 11 conducts error correction processing.例文帳に追加

再生時は、入力再生データを再生回路９で波形等化とデータクロックの再生を行い、チャネルデコーダ１０で記録復調処理を施し、誤り訂正回路１１で誤り訂正処理を施す。 - 特許庁

A signal processing part 18 is provided with a DIR circuit 19 and a PLL circuit 20 and data signals D and clock signals CK are generated from digital input signals IN outputted from the transport unit'.例文帳に追加

信号処理部１８には、ＤＩＲ回路１９とＰＬＬ回路２０が設けられ、トランスポートユニットから出力されるデジタル入力信号ＩＮをデータ信号Ｄとクロック信号ＣＫが生成される。 - 特許庁

To provide a synchronous circuit capable of surely matching the phase of frequency signals to be a clock with the phase of binary digital signals such as input data signals without the need of pre-adjustment.例文帳に追加

クロックとなる周波数信号の位相と入力データ信号のような二値のディジタル信号の位相とを、事前調整の必要なく確実に合わせることが可能な同期回路を提供する。 - 特許庁

A buffer 100 performs output in normal delay at the time of normal operation, but when hold margin is inspected, output is performed delaying an input clock with delay quantity being larger than the normal delay.例文帳に追加

バッファ１００は通常の動作時は通常遅延で出力を行なうが、ホールドマージンを検査する場合には、通常遅延よりも大きい遅延量で入力クロックを遅延させて出力する。 - 特許庁

To provide a jitter detection circuit lowering the frequency of control clock externally inputting in jitter detection of input data signal and facilitating the change of jitter amplitude value for a detection object.例文帳に追加

入力データ信号のジッタ検出において、外部から入力する制御クロックの周波数を低くすると共に、検出対象とするジッタ振幅値の変更も容易にしたジッタ検出回路を提供する。 - 特許庁

To provide an internal clock frequency control circuit that can increase setup/hold margins of commands (instructions) and addresses input from outside a semiconductor device, and the semiconductor device using the same.例文帳に追加

半導体装置の外部から入力されるコマンド（命令）及びアドレスのセットアップ／ホールドマージンを増加させることができる内部クロック周波数制御回路及びこれを利用する半導体装置を提供する。 - 特許庁

The occurrence signals of m events, which occur in parallel, are inputted into the parallel input of a parallel-serial conversion register, and the parallel signals are converted into serial signals having clock signals of proper frequency.例文帳に追加

パラレル−シリアル変換レジスタのパラレル入力にパラレルに発生するｍ個の事象発生信号を入力し、このパラレル信号を適宜の周波数のクロック信号でシリアル信号に変換する。 - 特許庁

The latch circuit 1a inputs an input differential signal, performs a data through operation/data holding operation by the differential clock signal with offset and supplies a differential signal to be output to the latch circuit 1b.例文帳に追加

ラッチ回路１ａは、入力差動信号を入力し、オフセット付差動クロック信号によってデータスルー動作／データ保持動作を行い、出力となる差動信号をラッチ回路１ｂに供給する。 - 特許庁

Therefore, the clock-enabled signal and the chip-select signal which are externally input to the semiconductor storage circuit 201 are not left in an indefinite state, preventing malfunction of the semiconductor storage circuit 201.例文帳に追加

このため、半導体記憶回路２０２に外部入力されるクロックイネーブル信号およびチップセレクト信号が不定状態となることがなく、半導体記憶回路２０２に誤動作が発生しない。 - 特許庁

A clock signal CLK outputted from the output terminal OUT1 of equipment 22 is inverted in phase by an inverting gate 23 and inputted to the first input terminal FST1 of equipment 22 and the equipment 21.例文帳に追加

遅延補間器２２の出力端子OUT1から出力されたクロック信号CLKは、反転ゲート２３により位相が反転されて遅延補間器２２の第１の入力端子FST1および遅延器２１に入力される。 - 特許庁

To reduce high-frequency clock noise in an input image signal and in a data signal formed based thereon, in an electro-optical apparatus such as an active-matrix driving type liquid crystal apparatus.例文帳に追加

アクティブマトリクス駆動方式の液晶装置等の電気光学装置において、入力された画像信号中やこれに基づいて生成されるデータ信号中の高周波のクロックノイズの発生を低減する。 - 特許庁

The synchronization capturing apparatus has a structure of once storing data to be input to a sliding correlator(SC) 6 in a reception data RAM 5, and executing correlating operation with a clock corresponding to twice a chip rate or more.例文帳に追加

同期捕捉装置は、スライディング相関器（ＳＣ）６に入力するデータを一度受信データＲＡＭ５に記憶し、チップレートの２倍以上のクロックで相関処理を実行させる構成を有する。 - 特許庁

A frequency count section 11 receives a self-running clock signal 14 whose frequency is a multiple of N of that of an input signal 15 and a load pulse signal 17 and outputs frequency division pulse signals 18, 19 and a pulse count 21.例文帳に追加

周波数カウント部１１は、入力信号１５のＮ倍の自走クロック信号１４とロードパルス信号１７とを入力し、分周パルス信号１８，１９およびパルスカウント値２１を出力する。 - 特許庁

An input signal is sampled with a clock signal and a constant is integrated according to fixed-time variation or the signal level; only when a specific value is reached, the sampled signal is outputted.例文帳に追加

クロック信号で入力信号をサンプリングし、一定時間変化しないもしくは信号レベルに応じて定数を積算して所定値に達した場合のみサンプリングした信号を出力とする構成。 - 特許庁

As a result, a high frequency noise component superimposed on the analog input signal Vin is cancelled by passing the delay pulse Pin through the delay units 2 within one period of a clock CK.例文帳に追加

この結果、アナログ入力信号Ｖｉｎに重畳された高周波ノイズ成分は、クロックＣＫの一周期内に遅延パルスＰｉｎが複数の遅延ユニット２を通過することにより相殺される。 - 特許庁

A prescribed data pattern is loaded to a shift register 11, data are shifted by feeding back data of a parallel output port 8 to an serial input port, and an output of the port 8 is used for a clock CK that is not synchronized.例文帳に追加

シフトレジスタ１１に所定のデータパターンをロードし、パラレル出力のポート８をシリアル入力ポートに帰還してデータをシフトさせ、ポート８の出力をもって、未同期のクロックＣＫとする。 - 特許庁

Then, the CPU circuit 13 judges a suitable frequency of the clock signal CLK input to the external memory 210 on the basis of relation between the various conditions and the existence/absence of an output error.例文帳に追加

そして、ＣＰＵ回路１３は、上記種々の条件と上記出力エラーの有無との関係に基づいて、外部メモリ２１０に入力されるクロック信号ＣＬＫの適切な周波数を判定する。 - 特許庁

The two flip-flops are clocked by an input clock signal CK to supply a divided output signal OUT whose frequency is divided by 2 or by 3 in accordance with a division mode selection signal divb applied to the input of the first NAND logic gate 15.例文帳に追加

２つのフリップ・フロップは、分周された出力信号ＯＵＴを与えるために入力クロック信号ＣＫでクロックされ、その出力信号の周波数は、第１のＮＡＮＤロジック・ゲート１５の入力に与えられる分周モード選択信号ｄｉｖｂに応じて２又は３で分周される。 - 特許庁

This image display device is provided with a picture signal processing circuit 21 processing an input picture signal, a PLL circuit 4 generating a clock signal, a discriminating means 1 discriminating the format of the input picture signal, and a designating means designating the format of an image to be displayed.例文帳に追加

映像表示装置に、入力映像信号を処理する映像信号処理回路２１と、クロック信号を生成するＰＬＬ回路４と、入力映像信号の形式を判別する判別手段１と、表示させる映像の形式を指定する指定手段とを備えた。 - 特許庁

At the reception of the input of the counter reset signal from the demodulation computing device 13, the first counter 15, which is a free-running counter, starts measuring time by self-clock and outputs a trigger signal to a change-over switch 14 when a predetermined time (e.g. three hours) has elapsed from the input of the counter reset signal.例文帳に追加

自走カウンタである第１カウンタ１５は、復調演算装置１３からカウンタリセット信号を入力すると、自己クロックによって計時を開始し、カウンタリセット信号が入力されてから所定時間（例えば３時間）経過後に切換スイッチ１４へトリガ信号を出力する。 - 特許庁

When a clock signal CK is in an H level, the transmission gate 5 is turned on to pass input data, stored data in the capacitor C2 are updated, the inverter circuit 6 inverts out the updated data, and the clocked inverter circuit 9 is turned on to invert out the input data.例文帳に追加

クロック信号ＣＫのＨレベル時は、伝送ゲート５はオンして入力データを通過させてキャパシタＣ２の記憶データを更新するとともに、インバータ回路６はその更新データを反転出力し、かつ、クロックドインバータ回路９はオンして入力データを反転出力する。 - 特許庁

A control signal CKE and a clock signal CLK necessary for recognizing both commands of an entry command and a release command in the power-down mode are inputted to a first input circuit 62, and an output signal of the first input circuit 62 is inputted to a first mode control circuit 65.例文帳に追加

第１入力回路６２には、パワーダウンモードのエントリコマンドと解除コマンドとの両コマンドを認識するのに必要である制御信号ＣＫＥとクロック信号ＣＬＫが入力され、その第１入力回路６２の出力信号が第１モード制御回路６５に入力される。 - 特許庁

The setting part 17 sets delay quantity and outputs the delay quantity to the delaying part 12 in order to accomplish signal change in the SDRAM 5 after 1.5 reference clock CLK by referring to results obtained by sampling the input signal from the buffer 13 in an input signal sampling part 16.例文帳に追加

遅延量設定部１７は、双方向バッファ１３からの入力信号を入力信号サンプリング部１６でサンプリングした結果を参照して、ＳＤＲＡＭ５に１．５基準クロックＣＬＫ後に信号変化を到達させるために、遅延量を設定して可変量遅延部１２に出力する。 - 特許庁

By changing the generation timing of the latch signal ALATZ according to a set-up time to the clock signal CLK of the input signal ADD, reduction of a standby current is made to be compatible with prevention of a malfunction of the semiconductor memory by erroneous latch of the input signal ADD caused by insufficient setup.例文帳に追加

入力信号ＡＤＤのクロック信号ＣＬＫに対するセットアップ時間に応じて、ラッチ信号ＡＬＡＴＺの生成タイミングを変えることで、スタンバイ電流の削減と、セットアップ不足による入力信号ＡＤＤの誤ラッチによる半導体メモリの誤動作の防止とを両立できる。 - 特許庁