「clock input」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

A finisher controlled with the motor drive control method variably controls the time of a clock signal 8, input into a motor driver IC 5, for controlling the switching of each of a plurality of steps divided by microstep control.例文帳に追加

モータ駆動制御方法により制御されるフィニッシャーでは、モータドライバＩＣ５に入力する、マイクロステップ制御において複数に分割された各ステップの切り替えを制御するクロック信号８の時間を可変制御する。 - 特許庁

A pulse signal 1, of which the amount of jitter is to be measured, is frequency-divided by an m-dividing circuit 13, then turned into an n-bit delay pulse by a pulse delay circuit 14, and given to an n-bit flip-flop 16 as a clock input.例文帳に追加

ジッタ量を測定すべきパルス信号１は、ｍ分周回路１３で分周された後、パルス遅延回路１４でｎビットの遅延パルスとなり、ｎビットフリップフロップ１６にクロック入力として与えられる。 - 特許庁

The video recording apparatus 10 according to the present invention includes a CPU 11, a RAM 12, a ROM 13, a network connection section 14, a tuner 15, an input device 16, a display device 17, a clock generation section 18 and a group 20 of storage sections.例文帳に追加

本発明に係る録画装置１０は、ＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３、ネットワーク接続部１４、チューナ１５、入力装置１６、表示装置１７、クロック生成部１８および記憶部群２０を有する。 - 特許庁

And, the second loop B is switched to closed loop control by applying voltage in accordance with phase difference between the LPP signal and the frequency dividing clock to the control voltage input terminal (b) when frequency synchronizing is finished.例文帳に追加

そして、周波数同期が完了するとＬＰＰ信号と分周クロックとの位相差に応じた電圧を制御電圧入力端子ｂへ印加することで同第２のループＢを閉ループ制御に切り替える。 - 特許庁

Further, a logic circuit is provided which generates a reset signal when the phase of the phase interpolation signal is determined with only one of the two input clock signal, the reset signal being capable of eliminating an influence of the other.例文帳に追加

また、２つの入力クロック信号のうち一方だけで位相補間信号の位相が決定される場合に他方の影響を排除することが可能なリセット信号を生成する論理回路を設けている。 - 特許庁

The wiring delay which generates at each period of time can be made equal, by arranging the clock input terminal 14 or the image signal output terminal 15 on either one side or on the other side of both ends in main scanning direction.例文帳に追加

各期間で発生する配線遅延は、クロック入力端子１４又はイメージ信号出力端子１５が、主走査方向の両端の一方又は他方のどちらかに配置されることで、実質的に等しくなる。 - 特許庁

The input terminal of each node 20 is also provided with a stub for correcting skew by shifting the phase of a clock signal and adjusting time delay and a phase division coupler for generating a multi-phase signal.例文帳に追加

また、同じく各ノード２０，２０…の入力端には、クロック信号の位相をシフトさせ時間遅延を調整することによりスキューの補正を行うスタブ、多相信号を生成する分相カプラが備えられている。 - 特許庁

The three-value switching section 420 switches three input signals in accordance with two-bit control signals SW1, SW2 and inputs one selected signal to a clock terminal CK of the post-state flip-flop 410.例文帳に追加

３値切替部４２０は、２ビットの制御信号ＳＷ１，ＳＷ２に従って３つの入力信号を切り替えて、選択した１つの信号を後段のフリップフロップ４１０のクロック端子ＣＫに入力する。 - 特許庁

This semiconductor device is provided with a judging unit 10 outputting a result signal Result which is a digital signal synchronously with a clock signal CLK based on a group of input signals Dout and Datae.例文帳に追加

本発明による半導体装置は、入力信号群（Ｄｏｕｔ、Ｄａｔａｅ）に基づいて、デジタル信号である結果信号（Ｒｅｓｕｌｔ）を、クロック信号（ＣＬＫ）に同期して出力する判断器（１０）を具備する。 - 特許庁

To provide a microcomputer with a built-in PLL, having a simple structure and a small exclusive circuit area, being capable of stopping input of a clock signal from an external oscillation circuit when detecting stop of the external oscillation circuit.例文帳に追加

簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からのクロック信号の入力を停止させることが可能なＰＬＬ内蔵マイクロコンピュータを得ること。 - 特許庁

The comparing means includes an input transistor part to which a first output voltage set and a second output voltage set are inputted among the plurality of output voltage sets, and a positive feedback means that operates according to the clock signal.例文帳に追加

比較手段は、複数の出力電圧セットのうち第１の出力電圧セットと第２の出力電圧セットとが入力される入力トランジスタ部と、クロック信号に従って動作する正帰還部とを含む。 - 特許庁

A reproducing signal generating part processes the AV data to generate an analog reproducing signal on the basis of the input clock signal, and outputs the reproduced video signal or the reproduced audio signal to the outside of the apparatus main body.例文帳に追加

再生信号生成部は、入力されたクロック信号に基づいて、ＡＶデータを処理してアナログの再生信号を生成し、その再生映像信号又は再生音声信号を装置本体外部に出力する。 - 特許庁

A phase comparator 11a compares the phase of an input reference clock signal CKR with the phase of a signal fed back from a frequency divider 14 to output an output signal corresponding to the phase difference to a charge pump 16.例文帳に追加

位相比較器１１ａは、入力される参照クロック信号ＣＫＲと分周器１４からフィードバックされる信号との位相を比較して位相差に応じた出力信号をチャージポンプ１６に出力する。 - 特許庁

A head detecting part 12 detects the head of input burst data from the n-sequence burst data and further detects optimum one out of the respective phase positions of the n-phase clock signal on the basis of the detected head.例文帳に追加

先頭検出部１２は、ｎ系統のバーストデータから、入力バーストデータの先頭を検出し、さらに、検出された先頭に基づいて、ｎ相のクロック信号の各位相位置から、最適なものを検出する。 - 特許庁

To provide a phase synchronizing device, with which an extracted phase by a data re-timing circuit is automatically optimized when extracting a clock signal from a data input signal and to provide a phase synchronizing method.例文帳に追加

本発明は、データ入力信号からクロック信号を抽出する際にデータリタイミング回路での打ち抜き位相を自動的に最適化できる位相同期装置及び位相同期方法を提供することを課題とする。 - 特許庁

A second latch circuit 20 is provided in parallel to the first latch circuit 10, and includes a third inverter IN3 and latches the input data D with the other of the leading edge and trailing edge of the clock signal CLK.例文帳に追加

第２ラッチ回路２０は、第１ラッチ回路１０と並列に設けられ、第３インバータＩＮ３を含み、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジの他方で入力データＤをラッチする。 - 特許庁

A test clock signal TCK, a test reset signal TRST, a test mode select signal TMS, and a serial data input signal TDI are outputted from a protocol converter 102 having received a signal from a host computer 101.例文帳に追加

ホストコンピュータ１０１からの信号を受信したプロトコル変換器１０２から、テストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩが出力される。 - 特許庁

To provide a sampling circuit that samples an input signal by using a sampling clock outputted from an oscillation means by which polyphase clocks with a prescribed phase difference, a stable frequency and less phase noise can be obtained.例文帳に追加

一定の位相差を有し、かつ周波数の安定した位相雑音の少ない多相クロックを得ることが可能な発振手段から出力されたサンプリング・クロックを用いて入力信号をサンプリングすること。 - 特許庁

A timing controller 28 quickens or delays the timing of an output pulse of the laser driving device 23 to the pulse from the clock pulse generator 21 so that the input from an output light monitor 27 is made maximum.例文帳に追加

タイミング制御装置２８は、出力光モニタ装置２７からの入力が最大となるように、レーザ駆動装置２３の出力パルスのタイミングを、クロックパルス発生器２１からのパルスに対して早めたり遅めたりする。 - 特許庁

A data signal is outputted from FF1S in synchronism with the rising edge of the clock signal, and is inputted to and taken in data input of the FF2R via a buffer 101S → a transmission passage DATA → a buffer 102R.例文帳に追加

データ信号は、クロック信号の上昇エッジに同期してＦＦ１Ｓから出力され、（バッファ１０１Ｓ→伝送路ＤＡＴＡ→バッファ１０２Ｒ）を経て、ＦＦ２Ｒのデータ入力へ入力され、取り込まれる。 - 特許庁

A control means 104 adjusts timing when the control signal is input in the load capacity variable means 103-1 to 103-m by using the clock signal in one or more nodes of the ring oscillation means 102.例文帳に追加

制御手段１０４は、リング発振手段１０２の１つ以上のノードにおけるクロック信号を用いて、制御信号が負荷容量可変手段１０３−１〜１０３−ｍに入力されるタイミングを調整する。 - 特許庁

Each CPU of a system computer 1 and an RISC 2 is provided with an REQ terminal for requesting communication, an ACK terminal for responding to the request, a data output terminal SDO, a data input terminal SDI, and a clock terminal.例文帳に追加

シスコン１とＲＩＳＣ２の各ＣＰＵは、通信を要求するＲＥＱ端子，要求に対し応答するＡＣＫ端子，データ出力端子ＳＤＯ，データ入力端子ＳＤＩ、クロック端子を有している。 - 特許庁

When the clock CLK of an input terminal 1 is a voltage VDD, the voltage 3VDD outputted from a sub-step-up circuit SV is added to a capacitor C1 via an FET-D1, and the capacitor C1 is, thereby, charged by the 3VDD.例文帳に追加

入力端子１のクロックＣＬＫが電圧ＶDDの時は、サブ昇圧回路ＳＶから出力される電圧３ＶDDがＦＥＴ・Ｄ１を介してコンデンサＣ１へ加えられ、これによりコンデンサＣ１が３ＶDDに充電される。 - 特許庁

The liquid crystal display control device is provided with a register for setting a frequency dividing ratio of an original clock and the number of clocks of one scanning period and is so constituted that a set value can be input to the register from the outside.例文帳に追加

本発明の液晶表示制御装置は、原クロックの分周比、および１走査期間のクロック数を設定するためのレジスタを設け、そのレジスタに外部から設定値を入力できるようにした。 - 特許庁

A first clock circuit 103, an input and output port 104, a basic random number generator 150 for generating basic random numbers or the like, other than a power device 91, are connected to the CPU 102 via an inner bus.例文帳に追加

ＣＰＵ１０２には、電源装置９１の他に、第１クロック回路１０３や、入出力ポート１０４、基礎乱数を生成するための基礎乱数生成器１５０などが内部バスを介して接続されている。 - 特許庁

In a first pipe line stage, words to be retrieved with prescribed bits are extracted from input data in a predetermined clock cycle, and the words to be retrieved are encoded by the second distance index, and outputted to the associative memory core 13.例文帳に追加

第１パイプラインステージにおいて、入力データから所定ビットの被検索ワードを所定のクロックサイクルで抽出し、この被検索ワードを第２の距離指標で符号化して連想メモリコア１３へ出力する。 - 特許庁

A first clock circuit 103, an input and output port 104, a basic random number generator 150 for generating basic random numbers or others in addition to a power device 91 are connected to the CPU 102 via an inner bus.例文帳に追加

ＣＰＵ１０２には、電源装置９１の他に、第１クロック回路１０３や、入出力ポート１０４、基礎乱数を生成するための基礎乱数生成器１５０などが内部バスを介して接続されている。 - 特許庁

The CPU 102 keeps a first clock circuit 103, an input/output port 104, and a basic random number generator 150 for generating basic random numbers, connected via an internal bus, in addition to a power source device 91.例文帳に追加

ＣＰＵ１０２には、電源装置９１の他に、第１クロック回路１０３や、入出力ポート１０４、基礎乱数を生成するための基礎乱数生成器１５０などが内部バスを介して接続されている。 - 特許庁

This modeling apparatus comprises: a speech input section 1; a speech conversion section 2; a speaker recognition section 3; a speaker data base (DB) 4; a meaning recognition section 5; a meaning DB 6; a clock section 7; a coordinate processing section 8; and a function arithmetic section 9.例文帳に追加

本発明のモデリング装置は、音声入力部１、音線変換部２、発言者認識部３、発言者ＤＢ４、意味認識部５、意味ＤＢ６、時計部７、座標化処理部８、および関数演算部９からなる。 - 特許庁

In this case, the U/D counter 12 regards that the clock output signal inputted from the flip-flop circuit 11a to a data input terminal D has no phase shift and outputs a fixed count signal to a phase switching circuit 58.例文帳に追加

この場合、Ｕ／Ｄカウンタ１２は、フリップフロップ回路１１ａからデータ入力端子Ｄに入力されるクロック出力信号の位相変化なしとして、固定のカウント信号を位相切替回路５８に出力する。 - 特許庁

To provide a frequency monitoring circuit for a network synchronizer for preventing an input of a DP-PLL (digital processing type phase synchronization) in an abnormal frequency if a failure occurs in a frequency of an external clock signal.例文帳に追加

外部クロック信号の周波数に異常が起きた場合に、異常な周波数でＤＰ−ＰＬＬ（デジタル処理型位相同期）回路に入力することを防止する網同期装置用周波数監視回路を提供する。 - 特許庁

Centralized control is applied to a refresh control signal input from the refresh control circuit to the plurality of memories and a clock signal, consequently a circuit area is reduced and the operation timing of the memories is dispersed.例文帳に追加

このリフレッシュ制御回路より複数のメモリに入力されるリフレッシュ制御信号およびクロック信号を集中制御することで回路面積を縮小し、また各メモリの動作タイミングを分散させる。 - 特許庁

The latch circuits 1a, 1b switch a data through operation and a data holding operation to an input signal by operation of the MOS transistor having the threshold voltage by the differential clock signal with offset and output differential signals.例文帳に追加

ラッチ回路１ａ、１ｂは、閾値電圧を有するＭＯＳトランジスタがオフセット付差動クロック信号によって動作することで入力信号に対しデータスルー動作とデータ保持動作とを切り替えて出力する。 - 特許庁

The clock enable signal EN and data (data 3) representing an output signal of a preceding delay flip flop circuit being not shown in Figure are supplied to a multiplexer 61 positioned at the input stage of the delay flip flop circuit 60.例文帳に追加

遅延フリップフロップ回路６０の入力段のマルチプレクサ６１には、クロックイネーブル信号ＥＮ及び不図示の前段の遅延フリップフロップ回路の出力信号であるデータ（ｄａｔａ３）が与えられている。 - 特許庁

The wiring patterns of the semiconductor integrated circuit are corrected by a focused ion beam unit and regulated so as to obtain the input clock signals CLKI of the same phase from the circuits 36-o and 36-n.例文帳に追加

この半導体集積回路の配線パターンを、集束イオンビーム装置で修正し、各タイミング調整回路３６−０〜３６−ｎから同一位相の内部入力クロック信号ＣＬＫＩが得られるように調整する。 - 特許庁

To quickly detect adverse effects on a waveform due to reflection or noises, when they are caused in an input waveform of an arbitrary buffer on multiple wiring in a clock distribution arrangement to a plurality of LSIs mounted in a package.例文帳に追加

パッケージに実装された複数のＬＳＩへのクロック分配構成において、マルチ配線上の任意のバッファの入力波形において、反射やノイズによる波形への悪影響が生じた場合に、迅速に発見する。 - 特許庁

The 2nd stage is so constituted as to include a dual-transistor arrangement having an inter-stage input as a base instead to precharge the output node at the 2nd stage so that a delay clock signal is not needed during precharging.例文帳に追加

代わりに、第２ステージは、プリチャージ中に遅延クロック信号が必要とされないように第２ステージにおいて出力ノードをプリチャージするためにステージ間入力をベースとするデュアルトランジスタ配置を含むように構成する。 - 特許庁

When an ECU emulator receives an external input having a time stamp ahead of its own speculative period, the ECU emulator rewinds its own clock to the past time indicated by the time stamp and reexecutes a task.例文帳に追加

そうして、ＥＣＵエミュレータが、自分の投機的時間よりも前のタイムスタンプをもつ外部入力を受け取ると、そのＥＣＵエミュレータは、そのタイムスタンプが指し示す過去の時間に自身のクロックを巻き戻し、タスクを再実行する。 - 特許庁

When the control voltage VPLL and a second control voltage VPLL2 from outside are input to a voltage control oscillation circuit 3, the circuit 3 generates an output clock CLKO having an oscillation frequency corresponding to the control voltage.例文帳に追加

電圧制御発振回路３は、制御電圧ＶＰＬＬと外部からの第２の制御電圧ＶＰＬＬ２とが入力されると、該制御電圧に応じた発振周波数を有する出力クロックＣＬＫＯを生成する。 - 特許庁

The capacitance-voltage converting circuit in the pressure detecting circuit and the acceleration detecting circuit converts the capacitance into the voltage with clock signals for driving input from the outside of the integrated circuit chip to one common terminal.例文帳に追加

圧力検出回路と加速度検出回路内の容量電圧変換回路は、集積回路チップの外部から共通の１端子に入力される駆動用クロック信号によって静電容量を電圧に変換する。 - 特許庁

In data D1-Dn as control signals from latch circuits 146-1 to 146-n, data presenting input data DATA, a strobe signal STROBE and a clock signal CK are supplied to the D/A converter 147.例文帳に追加

ラッチ回路１４６-1〜１４６-nからのコントロール信号としてのデータＤ1〜Ｄnのうち、入力データＤＡＴＡ、ストローブ信号ＳＴＲＯＢＥおよびクロック信号ＣＫを表すデータをＤ／Ａコンバータ１４７に供給する。 - 特許庁

A control means 40 detects the frequency of the input signal, generates a control signal SLS4 to select the one synchronous clock in accordance with the detected frequency and provides the selection means with the control signal SLS4.例文帳に追加

制御手段４０は前記入力信号の周波数を検出し、検出した周波数に応じて、前記一方の同期クロックを選択するための制御信号ＳＬＳ４を生成し前記選択手段に提供する。 - 特許庁

The data acquisition means 34 acquires the wave form information of the input signal from the signal Eo obtained by the sampling while synchronizing with the second clock signal C2 having the period of Q times of the sampling period Ts.例文帳に追加

データ取得制御手段３４は、サンプリングで得られた信号Ｅｏから、サンプリング周期ＴｓのＱ倍の周期をもつ第２のクロック信号Ｃ２に同期して、入力信号の波形情報を取得する。 - 特許庁

The variable capacitors C2 and C4 of the second delay circuit 3 are controlled by the control voltage VC outputted from the low-pass filter 6 so that the phases of the input/output clock of the second delay circuit 3 are made to coincide by the phase comparator 5.例文帳に追加

第２の遅延回路３の入出力クロックの位相が位相比較器５で一致するようにローパスフィルタ６から出力する制御電圧ＶＣで第２の遅延回路３の可変キャパシタＣ２，Ｃ４を制御する。 - 特許庁

A computer system comprising a processor configured to cause an operating system to be booted, a test module, and a component coupled to a test module and configured to receive a clock input is provided.例文帳に追加

本発明によれば、オペレーティングシステムを起動させるように構成されたプロセッサ、テストモジュール、およびテストモジュールに接続され、クロック入力を受け取るように構成されたコンポーネントを備えたコンピュータシステムが提供される。 - 特許庁