「clock input」に関連した英語例文の一覧と使い方(40ページ目) - Weblio英語例文検索

When the passenger enters the destination and a route from an input/display part 201, on the basis of information from a memory 204, a road condition acquiring part 205 and a clock 206, a calculation part 203 calculates an estimated required time and an estimated fare to the destination.例文帳に追加

乗客が、入力／表示部２０１から目的地と経路を入力すると、メモリ２０４、道路状況取得部２０５、時計２０６からの情報を元に計算部２０３は、目的地までの予想所要時間と予想料金を算出する。 - 特許庁

Transmission data composed of A+B-bits are a plurality of division data which have respectively A-C-bits or below, and identification information composed of C-bits or below is added to each of the plurality of division data to form input data of the PSC which is synchronized with the clock.例文帳に追加

Ａ＋Ｂビットからなる送信データを、それぞれがＡ−Ｃビット以下にされる複数の分割データとし、複数の分割データのそれぞれにＣビット以下からなる識別情報を付加してクロックに同期したＰＳＣの入力データを形成する。 - 特許庁

The data input/arithmetic circuit 133 inputs 1st and 2nd data when the clock signal rises and falls, and sends out the 1st data out to one internal bus line and the 2nd data to the other internal bus line in response to an AC-converted signal.例文帳に追加

データ取込・演算回路１３３では、クロック信号の立ち上がりと立下りで各々第１・第２のデータを取り込み、交流化信号に基づき第１のデータを内部バスラインの一方に送出し、第２のデータを内部バスラインの他方に送出する。 - 特許庁

In this way, a phase difference between several clocks CKin 1, CKin 2, CKin 3 used as the input clock is effectively adjusted or else compensated before the switchover, so that any unwanted phase change in the PLL output signal resulting from the switchover can be avoided with a high degree of accuracy and hitless switching achieved.例文帳に追加

入力クロックの幾つかのＣＫｉｎ１，ＣＫｉｎ２，ＣＫｉｎ３間の位相差がスイッチオーバーの前に調節されることで、スイッチオーバーから発生するＰＬＬ出力信号における不所望の位相変化を高い精度で回避し且つヒットレススイッチングを達成する。 - 特許庁

When the signal (b) transits to the 'H' level at time t3, since the ENA1 is at the 'H' level in this state, the signals a, b propagate to a logic circuit section 6 at time t4 and the input enable signal ENA1 goes to an 'L' level at a succeeding rise of the clock CLK, that is, at time t5.例文帳に追加

次に、時刻t３にて信号bが“H”レベルへ遷移すると、この状態でENA１は“H”レベルであるから、信号aとbは時刻t４に論理回路部６へ伝播し、クロックCLKの次の立ち上がり、すなわち時刻t５にて入力イネーブル信号ENA１は“L”レベルとなる。 - 特許庁

The CPU circuit 13 controls the frequency adjustment circuit 15 and the DQ adjustment circuit 17 to variously change the frequencies of a clock signal CLK input to an external memory 210 and the delay amount of a data signal DQ.例文帳に追加

ＣＰＵ回路１３は、周波数調整回路１５およびＤＱ調整回路１７を制御することにより、外部メモリ２１０に入力されるクロック信号ＣＬＫの周波数およびデータ信号ＤＱの遅延量を種々変化させる。 - 特許庁

The transmission data diffused and modulated in a diffusion processing part 102 are given to a filter processing part 108, delayed for a specified time of chip clock as unit time, on the basis of the reception timing of an input signal with a first timing controller 103.例文帳に追加

拡散処理部１０２で拡散変調された送信データは、第１のタイミング制御部１０３で、受信信号の受信タイミングを基準に、チップクロックを単位時間とする所定時間遅延されて、フィルタ処理部１０９に与えられる。 - 特許庁

When an initial run is performed in a planned year, a user ID and a password are inputted on a password input window 27a and then a data memory part 28 obtains and stores past years by clock function in an MRI apparatus from a year information memory part 29.例文帳に追加

既定された年の初回起動時、パスワード入力画面２７ａでユーザＩＤ、パスワードを入力するとデータ記憶部２８はＭＲＩ装置内の時計機能により経時された年を年情報記憶部２９より取得して保存する。 - 特許庁

An optical pulse train of an input signal whose center wavelength is λ0 is injected into a first mode synchronizing semiconductor laser 1 performing a passive mode synchronization with a repeatation frequency and a center wavelength λ1 roughly equal to the clock frequency of the pulse train.例文帳に追加

中心波長がλ0 である入力信号光パルス列をそのクロック周波数のほぼ同一の繰り返し周波数及び中心波長λ1 で受動モード同期を行っている第１のモード同期半導体レーザ１に注入する。 - 特許庁

An audio signal processing circuit 26 converts an analog audio signal from an audio input terminal 24 into a digital signal with a self-running clock, encodes the digital signal with a prescribed method with error correction and gives the result to a recording processing circuit 30.例文帳に追加

音声信号処理回路２６は、音声入力端子２４からのアナログ音声信号を自走式クロックによりディジタル信号に変換した後、所定方式で符号化し、誤り訂正符号化して記録処理回路３０に供給する。 - 特許庁

Once the vertical streak noise acquisition operation interval is completed and a horizontal scanning interval is started, a vertical streak noise signal corresponding to one line is in response to horizontal scanning clock ϕH successively output for each line from an output amplifier and is input into a vertical streak noise correction circuit.例文帳に追加

列ノイズ取得動作期間が終了し水平走査期間が開始されると、１行分の列ノイズ信号が水平走査クロックφＨに応じて、出力アンプから列毎に順次出力され、列ノイズ補正回路に入力される。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

To solve a problem of easily detecting an abnormality of synchronization in a synchronizing circuit due to a turbulence in the clock signals of an input end so as to avoid a serious trouble to spoil data.例文帳に追加

入力側のクロック信号の乱れにより同期化が正常に実行できないという異常が発生しても、これを簡単に検出することができなかったという問題を解決し、データ化け等の重大な障害へ進むことを回避すること。 - 特許庁

This test mode entry circuit is provided with test mode entry controllers 191-193 generating an enable-control signal bMSETENB enabling continuous input of a second command only at the time of test mode entry when the signal bMSET is received with a continuous cycle synchronizing with a clock in this test mode entry circuit.例文帳に追加

このテストモードエントリ回路において信号bMSET をクロックに同期した連続したサイクルで受ける際、第２のコマンドの連続した入力をテストモードエントリ時のみ可能にするイネーブル制御信号bMSETENBを生成するテストモードエントリコントローラ191 〜193 を設けた。 - 特許庁

The light modulating part modulates an input optical signal whose clock frequency is a first or a second frequency by a modulated electric signal whose frequency is the average value of the first and the second frequencies and outputs a modulated optical pulse signal.例文帳に追加

光変調部は、クロック周波数が第１又は第２の周波数である入力光信号を、周波数が第１及び第２の周波数の平均値である変調電気信号によって変調して変調光パルス信号を出力する。 - 特許庁

The switch drive circuit is commonly connected to the electrode on a non-ground side of capacitors C1-Cn for transferring an electric charge and input voltage Vin, to extract a maximum voltage Vmax, based on which a stepped-up clock pulse ϕij is generated.例文帳に追加

スイッチ駆動回路は、入力電圧Ｖｉｎおよび電荷転送用キャパシタＣ１〜Ｃｎの非接地側の電極に共通接続されて、それらの最大電圧Ｖｍａｘ を抽出して、それに基づいて昇圧したクロックパルスφｉｊを生成する。 - 特許庁

To reduce the number of transistors, a circuit area and power consumption in a flip-flop circuit which includes an input part using a dynamic circuit and an output part using a static circuit and captures data during a term of pulse width shorter than a clock period.例文帳に追加

ダイナミック回路を用いた入力部とスタティック回路を用いた出力部とを含み、クロック周期に比べて短いパルス幅の期間にデータ取り込みを行うフリップフロップ回路において、トランジスタ数、回路面積及び消費電力を削減する。 - 特許庁

A signal processing circuit 14 uses a discrimination result by the discrimination circuit 13 and a subtraction result by the subtractor 12 to detect whether a phase of a recovered synchronizing clock signal is lead to or delayed from the input RF signal and outputs a phase error signal.例文帳に追加

信号処理回路１４は、判定回路１３における判定結果と減算器１２の減算結果とを用いて、入力ＲＦ信号に対して再生同期クロック信号が進み又は遅れ位相を検出し、位相誤差信号を出力する。 - 特許庁

Transfer gates 50 and 51 alternately transfer data transferred to the pair of data lines DBa and DBb to a data line pair RDB in each cycle of the clock CLK, and the data are amplified by a read amplifier 25 and outputted to an input-output buffer 27.例文帳に追加

データ線対ＤＢａ，ＤＢｂに転送されたデータはトランスファゲート５０，５１によってクロックＣＬＫの１周期ごとに交互にデータ線対ＲＤＢに転送され、リードアンプ２５によって増幅され入出力バッファ２７へ出力される。 - 特許庁

A phase delay control unit 672 supervises a delay amount for an input pulse Pin of load voltage, supplies a delay amount control signal P72 to a delay clock number register 614, and controls a delay amount of a pulse delay unit 612 so that the delay amount agrees with specifications.例文帳に追加

位相遅延制御部６７２で、負荷電圧の入力パルスＰinに対する遅延量を監視し、遅延量が仕様に合致するように、遅延量制御信号Ｐ７２を遅延クロック数レジスタ６１４に供給してパルス遅延部６１２での遅延量を制御する。 - 特許庁

A coordinate transformation-timing signal (S0) providing timing that converts a polar coordinate system to a rectangular coordinate system is input into the shifting circuit 72a of a target data detecting section 7, and a signal (S1) delayed by one cycle of a coordinate transformation clock of this signal (S0) is output.例文帳に追加

物標データ検出部７のシフト回路７２ａには、極座標系を直交座標系に変換するタイミングを与える座標変換タイミング信号（Ｓ０）が入力され、この信号の座標変換クロック１周期分遅延された信号（Ｓ１）が出力される。 - 特許庁

The data processor 2 is provided with a data processing part 21 for working the input and output data, a clock part 22 for providing time information, a migration instructing part 23 of data, and a time inspecting part 24 for inspecting the time information included in the data stored in the storage device 3.例文帳に追加

データ処理装置２は、入出力データを加工するデータ処理部２１と、時間情報を提供するクロック部２２と、データのマイグレーション指示部２３と、記憶装置３に格納されたデータに含まれる時間情報を検査する時間検査部２４とを備えている。 - 特許庁

The mode selector circuit 100 switches the crystal oscillator to an emulation mode when a first signal in which a power voltage and a clock signal supplied through the power terminal 11 are superimposed, is inputted from the power terminal and a second signal having a predetermined pattern is inputted from the input terminal 12.例文帳に追加

モードセレクタ回路１００は、電源端子１１から電源電圧にクロック信号が重畳された第１の信号が入力され、入力端子１２から所定のパターンを有する第２の信号が入力された場合に、エミュレーションモードに切り替える。 - 特許庁

A data transfer section (12) generates a transfer permission signal on the basis of the transfer request signal from the self-synchronization system and allows a data output section to output the data received by a data input section to a clock synchronization system by absorbing a temporal output interval.例文帳に追加

データ転送部（１２）は、自己同期システム側からの転送要求信号に基づいて転送許可信号を発生し、かつデータ入力部に入力されたデータを時間的な出力間隔を吸収してデータ出力部からクロック同期システム側に出力する。 - 特許庁

The protective action is invalidated by a D flip-flop FF unless there is an abnormality even though an overcurrent is detected by a comparator CP1; when there is an abnormality, the output of a delay circuit DL is input to the clock terminal of the D flip-flop FF to validate the protective action.例文帳に追加

コンパレータＣＰ１により過電流が検出されても異常でなければＤフリップフロップＦＦにより保護動作を無効にし、異常時にはディレイ回路ＤＬの出力をＤフリップフロップＦＦのクロック端子に入力して保護動作を有効にする。 - 特許庁

To match the start time of valid data to be input to a source driver on the latter stage side with the fetch time even when a source driver having an output number such that final data is not ended in a frequency dividing clock unit is included in a plurality of cascade-connected source drivers.例文帳に追加

カスケード接続される複数のソースドライバにおいて、最終データが分周クロック単位で終わらない出力数のソースドライバが含まれる場合であっても、後段側のソースドライバに入力される有効データのタイミングと取り込みタイミングとを合わせること。 - 特許庁

Since the boost amount can optionally be adjusted from an HF signal in an optional DVD system, the PLL clock recovery circuit provided to a jitter measurement device main body with one input can be locked and jitter can surely be measured.例文帳に追加

これにより、任意のＤＶＤシステムのＨＦ信号において、ブースト量を任意に調整することができるので、一入力のジッタ測定装置本体に具備されるＰＬＬクロック再生回路をロックさせることができ、ジッタを確実に測定することができる。 - 特許庁

The timing adjustment circuit 4 executes an adjustment process of the timing at which the transport packet is input to the clock generation circuit 5 based on a counter value (signal S26) output from the counter 26 and a time stamp value (signal S24B) attached to the transport packet.例文帳に追加

タイミング調整回路４は、カウンタ２６から出力されたカウンタ値（信号Ｓ２６）と、トランスポートパケットに付加されているタイムスタンプ値（信号Ｓ２４Ｂ）とに基づいて、そのトランスポートパケットをクロック生成回路５に入力するタイミングの調整処理を実行する。 - 特許庁

To provide a system clock interpolation circuit that can quickly and accurately re-lock a synchronizing signal in a short time even when a phase relation between a synchronizing signal of an input signal and a synchronization interpolation counter is largely deviated due to an external disturbance or the like.例文帳に追加

外乱等により入力信号の同期信号と同期内挿カウンタとの位相関係が大きくズレてしまった場合でも、内挿同期信号の再引き込みを、短時間で素早くかつ正確に行うことができる同期信号内挿回路を提供する。 - 特許庁

To reduce the number of bit errors of an optical signal by shortening a switching time of a PLL reference clock in interruption of an optical signal to be inputted to a transmission apparatus and input recovery of the optical signal in an optical communication technology of a transmission rate of 40 Gb/s.例文帳に追加

４０Ｇｂ／ｓの伝送速度の光通信技術において、伝送装置へ入力される光信号の断絶および光信号の入力復旧の際のＰＬＬ基準クロックの切り替え時間を短縮し、光信号のエラービット数を低減する。 - 特許庁

Outputs s2 and s3 from a photocoupler 11 receiving transmission data and a photocoupler 12 receiving an inverted signal of the transmission data are delivered to an AND circuit 21 and the output s4 therefrom is delivered to the clock input terminal CLK of a D flip-flop 22.例文帳に追加

送信データが入力されるホトカプラ１１及び送信データの反転信号が入力されるホトカプラ１２の出力ｓ２、ｓ３をＡＮＤ回路２１に入力し、その出力ｓ４を、Ｄ型フリップフロップ２２のクロック入力端子ＣＬＫに入力する。 - 特許庁

At least one data transfer sensing circuit 20 compares an input signal and an output signal of at least one flip-flop 10, and outputs a signal according to the result of the comparison to the clock control circuit 50 as the control signal CTRL.例文帳に追加

その少なくとも１つのデータ転送感知回路２０は、少なくとも１つのフリップフロップ１０の入力信号及び出力信号の比較を行い、その比較の結果に応じた信号を制御信号ＣＴＲＬとしてクロック制御回路５０に出力する。 - 特許庁

A filtering processing based on a clock for noise cancellation processing of a predetermined fixed frequency (n Fso), generates noise cancellation signals with such signal characteristics to cancel outer noise components on the basis of input voice signals that is picked up by a microphone and includes the outer noise components.例文帳に追加

所定の固定周波数（ｎ・Ｆｓｏ）のノイズキャンセル処理用クロックに基づいたフィルタ処理で、マイクロホンで収音された外部ノイズ成分を含む入力音声信号に基づいて、外部ノイズ成分をキャンセルする信号特性となるノイズキャンセル信号を生成する。 - 特許庁

On the wiring boards 100 and 200, a selector 2 selecting signals to be inputted to the CLK input terminal 1a of the clock driver 1, a buffer circuit 3 constituting the control circuit of the selector 2, a delay element 4 and resistor components R1-R3 are loaded.例文帳に追加

配線基板１００、２００には、クロックドライバ１のＣＬＫ入力端子１ａに入力される信号を選択するセレクタ２と、セレクタ２の制御回路を構成するバッファ回路３、遅延素子４および抵抗部品Ｒ１〜Ｒ３が搭載されている。 - 特許庁

To provide a matrix type display device in which the frequency and the phase of a sampling clock given to an A/D converter circuit are automatically adjustable to an optimum frequency and an optimum phase corresponding to the kind of an input image signal.例文帳に追加

この発明は、Ａ／Ｄ変換回路に与えるサンプリングクロックの周波数および位相を、入力映像信号の種類に応じた最適な周波数および位相に自動的に調整することができるマトリクス型ディスプレイ装置を提供することを目的とする。 - 特許庁

The majority phase decision circuit 5 applies time series majority decision to phase comparison outputs, to decide a clock having a level transition timing in the middle of a level transition timings adjacent to each other in input data from the data identified by clocks with different phases.例文帳に追加

多数決位相決定回路5は位相比較出力の時系列の多数決により、異なる位相のクロックで識別されたデータの中から入力データの互いに隣接するレベル遷移タイミングの中央部にレベル遷移タイミングを有するクロックを決定する。 - 特許庁

A timing control ASIC utilizes a period present before output of display data from a source driver is started and generates gate start pulse signals GSP and the first pulse CK1 of gate clock signals GCK with the input timing of the data enable signals ENAB as a reference.例文帳に追加

タイミングコントロールＡＳＩＣは、表示データがソースドライバから出力開始されるまでに存在する期間を利用し、データイネーブル信号ＥＮＡＢの入力タイミングを基準にしてゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫの１パルス目ＣＫ１を生成する。 - 特許庁

The clock transmitter 23 outputs a new sample start signal to an A/D sampler 3 by an input timing of the delayed trigger signal inputted from the delay circuit 22, to thereby change a sampling start timing of an interference signal at the A/D sampler 3.例文帳に追加

クロック発信器２３は、遅延回路２２から入力される遅延されたトリガ信号の入力タイミングにより新たなサンプルスタート信号をＡ／Ｄサンプラ３に出力すると、Ａ／Ｄサンプラ３における干渉信号のサンプリング開始タイミングが変更される。 - 特許庁

The clock driver circuit wherein a plurality of driver circuits 20, 30 are connected in parallel with each other is provided with a control circuit 40 for stopping part of the driver circuits for a prescribed period at least on the basis of either of the leading and the trailing of an input signal.例文帳に追加

複数のドライバ回路２０，３０を互いに並列に接続したクロックドライバ回路において、一部のドライバ回路を、入力信号の立上り及び立下りの少なくとも一方に基づいて所定期間動作停止させる制御回路４０を設ける。 - 特許庁

To solve such a problem of a conventional chopper amplifier circuit that since the voltage in a period where chopper noise is not superimposed is held so as to remove the chopper noise synchronized with the chopper clock, and the voltage thus held is output, phase is shifted between the input voltage and the output voltage.例文帳に追加

従来のチョッパ式増幅装置は、チョッパクロックに同期したチョッパノイズを除去するために、チョッパノイズが重畳しない期間の電圧を保持しておき、保持しておいた電圧を出力するために、入力電圧と出力電圧の位相がずれてしまう。 - 特許庁

This circuit is provided with delay elements (401 to 407) and (408 to 414) in two columns and selecting circuits 415 to 420 for selecting the number of the delay elements in the two columns through which input clock signals are made to pass and selecting circuits (421 to 426) and (427 to 432) for delay adjustment.例文帳に追加

２列の遅延素子（４０１〜４０７）、（４０８〜４１４）、及び前記２列の遅延素子において、入力のクロック信号が通過する個数を選択する選択回路４１５〜４２０と、遅延調整用の２列の選択回路（４２１〜４２６）、（４２７〜４３２）とを備える。 - 特許庁

To provide a random number generating apparatus capable of making it difficult to predict a generated random number by generating a variety of input values to a cryptographic algorithm by an internal clock which cannot be observed from outside.例文帳に追加

この発明は、外部から観測不可能な内部クロックによって暗号アルゴリズムへの各種の入力値を生成することにより、発生される乱数データの予測を困難にすることができるようにした乱数発生装置を提供することを目的としている。 - 特許庁

The random number RA is extracted through a key selector 43 and latched in a key register 45 by an input enable signal EN outputted from a timing monitoring counter 47 driven by a clock CLKA different form the clocks CLK1, CLK2, CLK3 to obtain a hardware key to be an inherent secret key.例文帳に追加

この乱数ＲＡを、鍵セレクタ４３を通じて取り出し、クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３‥‥とは別のクロックＣＬＫＡによって駆動されるタイミング監視カウンタ４７からの取り込みイネーブル信号ＥＮによって、鍵レジスタ４５にラッチして、固有の秘密鍵であるハードウエア鍵を得る。 - 特許庁

To solve a problem in which the sampled value of ICLK becomes unstable with a slight change in a DATA duty ratio, and the malfunction of a PLL circuit occurs when a phase control is carried out on the basis of the result of a phase comparison between input signal DATA and clock signal ICLK.例文帳に追加

入力信号ＤＡＴＡとクロック信号ＩＣＬＫとの位相比較結果に基づいて位相制御を行うと、ＤＡＴＡのデューティ比の僅かな変化に対して周波数検出の際のＩＣＬＫのサンプリング値が不安定となり、誤動作が生じる。 - 特許庁

The inputting part 1 is provided with a NOR circuit NOR1 for receiving the clock signal CK and an input signal D, and an output of the NOR circuit NOR1 is given to the n type MIS transistor TN3 as a signal of the control node nc.例文帳に追加

前記入力部１では、クロック信号ＣＫと入力信号Ｄとを入力とするＮＯＲ回路ＮＯＲ１が備えられ、前記ＮＯＲ回路ＮＯＲ１の出力が制御ノードｎｃの信号として、前記ｎ型ＭＩＳトランジスタＴＮ３に与えられる。 - 特許庁