「clock input」に関連した英語例文の一覧と使い方(42ページ目) - Weblio英語例文検索

The image forming apparatus 1 has a receiving circuit 110 that includes a D-type flip-flop circuit 113 that operates with a memory input shifting clock generated by an engine control section 80 to output a signal of the same data row as image data from a controller control section 70.例文帳に追加

本発明の一実施形態にかかる画像形成装置１では、エンジン制御部８０で生成したメモリ入力シフトクロックで動作してコントローラ制御部７０からの画像データと同じデータ列の信号を出力するＤ型フリップフロップ回路１１３を含む受信回路１１０を設けた。 - 特許庁

Flip flops (FF) are disposed on a signal path from the circuit unit to the comparison data processing unit and on a signal path from the master data processing unit to the comparator, and both the first and second clock signals are used for the latch clocks of the flip flops in accordance with input signals thereof.例文帳に追加

回路ユニットから比較用のデータ処理ユニットへの信号経路と、マスタのデータ処理ユニットから比較器への信号経路との夫々にラッチ回路（ＦＦ）を配置し、ラッチ回路のラッチクロックにはその入力信号に応じて第１のクロック信号と第２にクロック信号の双方を用いる。 - 特許庁

When a phase shift of a reproduced signal relative to a channel clock is to be evaluated, from difference between output from a waveform equalization circuit to equalize an input reproduced signal to a predetermined target equalization characteristic and the target equalization characteristic, a group delay characteristic with respect to a frequency of the waveform equalization circuit is fixed.例文帳に追加

入力された再生信号を所定の目標等化特性に等化する波形等化回路の出力と、該目標等化特性との差分から、前記再生信号のチャネルクロックに対する位相ずれを評価する際に、該波形等化回路の周波数に対する群遅延特性を一定とする。 - 特許庁

The data signals outputted from the data shift part 14 are outputted by mutually shifted by the 1/8 period of the input clock signal 16 as data signals 18-1-18-4 on respective signal lines of the data bus 18 via an output buffer 15 and transmitted to the host device.例文帳に追加

データシフト部１４から出力されたデータ信号は、出力バッファ１５を経由して、データバス１８の各信号線上にデータ信号１８−１〜１８−４として相互に入力クロック信号１６の１／８周期ずつシフトして出力され、上位装置に送出される。 - 特許庁

When a driving capacity switching signal DRV<i> is an "H" in a delay adjustment unit DCUi (i is an integer from 0 to 3) disposed at a clock delay adjustment circuit 43A, a transfer gate Tib becomes a closed state and an input signal is delayed by as much as the amount of delay of a delay unit Dui.例文帳に追加

クロック遅延調整回路４３Ａに配される遅延調整ユニットＤＣＵｉ（ｉは０〜３の整数）において、駆動能力切替え信号ＤＲＶ＜ｉ＞が「Ｈ」のときには、トランスファゲートＴｉｂが閉状態となり、入力信号は遅延ユニットＤＵｉの遅延量だけ遅延される。 - 特許庁

A second edge detection circuit 3 starts counting when the first edge detection circuit 2 detects the change point and outputs a reset signal 105 when it counts the number (m) of the change points of a clock signal 103 whose frequency is n-times as much as the input signal 101, which is previously set.例文帳に追加

第２のエッジ検出回路３は、第１のエッジ検出回路２が変化点を検出した時点から計数動作をはじめ、入力信号１０１のｎ倍の周波数のクロック信号１０３の変化点を予め設定された数ｍだけ計数したときリセット信号１０５を出力する。 - 特許庁

After the load signal becomes a level L and when the counter has counted the specified number of clocks of the clock signal CK and thereafter, an enable input signal EI is made to reach the level H, and thereby, serial data signals DI thereafter are captured in the 1st register, and this captured data are utilized as an image display data.例文帳に追加

ロード信号がレベルLになった後、規定クロック数をカウンタが計数した時点以降で、イネーブル入力信号EIをレベルHにすることにより、それ以降のシリアルデータ信号DIは第1レジスタに取り込まれ、この取り込まれたデータが画像表示データとして利用される。 - 特許庁

If the IP macro 12 and the client designed circuit 14 pass the output delay test and the input delay test, respectively, it is determined that the delay between the scan flip-flop 21, 24 is within one cycle by a function clock F_CLK and the delay between the scan flip-flop 21, 24 is not a problem.例文帳に追加

ＩＰマクロ１２の出力遅延試験及び顧客側設計回路１４の入力遅延試験が合格であれば、スキャンフリップフロップ２１、２４間の遅延はファンクションクロックＦ＿ＣＬＫで１サイクル内に収まり、スキャンフリップフロップ２１、２４間の遅延に問題はないと判定する。 - 特許庁

A selector 111 selects AND output 106 of the signals 102, 103 or AND output 105 of the signals 103, 104 by using a phase of the output signal from the clock divider 112 to output the selected AND output as a write enable signal 108 to be input to the memory.例文帳に追加

セレクタ１１１は、信号１０２と１０３とのＡＮＤ出力１０６または信号１０３と１０４とのＡＮＤ出力１０５を、クロック分周器１１２の出力信号の位相を用いて選択した後、メモリ入力用のライトイネーブル信号１０８として出力する。 - 特許庁

When the period of the input output clock is stable and a command is received from itself or the external, the updating of the period data of the register 23 is stopped and a reading address is formed by supplying the output of the register 23 to the circuit 24.例文帳に追加

入出力クロックの周期が安定しているときであって、自分自身あるいは外部からの命令を受信したときには、レジスタ２３の周期データの更新を停止するとともに、そのレジスタ出力を累積加算回路２４に供給して読み出しアドレスを形成する。 - 特許庁

A delay line unit is provided with first to N-th (N is a natural number) unit delay cells each receiving an output of a pre-stage cell, delaying it by a prescribed time, and outputting the delayed value, and an internal clock signal is given to an input of the first unit delay cell.例文帳に追加

遅延ライン部は、各々前段の出力を受信して一定時間遅延させ、前記遅延された値を出力する第１乃至第Ｎ（Ｎは自然数）の単位遅延セルを備える遅延ライン部であって、前記第１の単位遅延セルの入力として内部クロック信号が入力される。 - 特許庁

The clock control section includes the oscillator circuit for generating the pulses and outputting them and is configured so that the last pulse out of the predetermined number of pulses is output with a logical value immediately after an active edge for allowing the scan path circuit to input/output values maintained.例文帳に追加

前記クロック制御部は、前記パルスを生成して出力する発振回路を有し、かつ、前記所定の数のパルスのうち、最後のパルスを、前記スキャンパス回路が値を入出力するためのアクティブエッジの直後の論理値を保って出力するように構成されている。 - 特許庁

This time circuit is provided with a common counter 30 constructed by connecting a plurality of flip-flops 7 in series for counting an input clock CLK, and six separate counters 31-36 constructed by connecting a plurality of flip-flops 7 in series for respectively counting an output of the common counter 30.例文帳に追加

この発明は、フリップフロップ７を複数段直列に接続して構成され入力クロックＣＬＫを計数する共通カウンタ３０と、フリップフロップ７を複数段直列に接続して構成され共通カウンタ３０の出力をそれぞれ計数する６つの個別カウンタ３１〜３６とを備えている。 - 特許庁

In the configuration where an input buffer section 111 and an output buffer section 121 of interest are sandwiched by FFs 133, 143 of testing common circuit sections 131, 141 and FFs 103, 104 of the local clock section 101, diagnoses/tests are performed using an RAGR 161 and an MISR 162.例文帳に追加

テスト用共通回路部１３１，１４１のＦＦ１３３，１４３と、ローカルクロック部１０１の内部のＦＦ１０３，１０４とにより、対象となる入力バッファ部１１１や出力バッファ部１２１を挟み込んだ構成において、ＲＡＧＲ１６１及びＭＩＳＲ１６２を用いて、診断・テストを実施する。 - 特許庁

To provide a clock/data recovery circuit provided with both circuits of a circuit for rough adjustment and a circuit for fine adjustment and with possibilities to reduce probability of failing in corresponding a frequency of an output signal of a VCO to a frequency of an input data and to improve its reliability.例文帳に追加

本発明は、粗調整用の回路と微調整用の回路との双方の回路を備えたクロック・データリカバリ回路に関し、ＶＣＯの出力信号の周波数を入力データの周波数に一致させるのに失敗する可能性を低減し、信頼性を向上させる。 - 特許庁

The level relation of voltages between the clock signals VCK1 and VCK2 is inverted once at least during one cycle and even when the VCK1-VCK2 is positive or negative, the state of the serial negative resistor circuit corresponding to an input current IIN is set so that (N+1) states can exist.例文帳に追加

クロック信号ＶＣＫ１，ＶＣＫ２は、電圧の大小関係が一周期の間に少なくとも１回逆転し、かつＶＣＫ１−ＶＣＫ２が正負いずれの場合も、入力電流ＩＩＮに応じた直列負性抵抗素子回路の状態がＮ＋１個存在するように設定される。 - 特許庁

The terminal obtains, by means of a clock device, the time and date of the occurrence of an event in a user operation such as a key input operation or in access from the outside, and stores the obtained time and date in a final event time and date storage area disposed in an EEPROM.例文帳に追加

表示端末では、キー入力操作等のユーザによる操作又は外部からのアクセスが行われた際のイベントが発生した日時が計時装置より取得され、取得された日時がＥＥＰＲＯＭに設けられている最終イベント日時記憶エリアに記憶される。 - 特許庁

Output signals from detecting parts 10A, 10B are inputted to a double-input NAND gate 204 through Schmitt triggers 201, 201, and the output of the Schmitt trigger 201 is inputted to a data terminal D of a D-type flip-flop 205, while the output of the Schmitt trigger 202 is inputted to a clock terminal CLK.例文帳に追加

検出部１０Ａ，１０Ｂからの出力信号を、シュミットトリガ２０１，２０２を介して、２入力ナンドゲート２０４に入力すると共に、シュミットトリガ２０１の出力は、Ｄ型フリップフロップ２０５のデータ端子Ｄに、シュミットトリガ２０２の出力は、クロック端子ＣＬＫに、各々入力する。 - 特許庁

The jitter control means composed of a frequency dividing circuit 12, phase comparing circuits 14 and 15, counters 15 and 17 and a variable delay circuit 13 updates the select signal until selecting a reception side terminal in which the capacitive reflection pulse is overlapped on the jitter portion of the input clock in the reception side terminal.例文帳に追加

分周回路１２、位相比較回路１４、１５、カウンタ１５、１７、可変遅延回路１３からなるジッタ調整制御手段は、受信側端子における入力クロックのジッタ部分に容量性反射パルスが重なる受信側端子を選択するまで選択信号を更新する。 - 特許庁

Further, a test data selection section 104 is disposed to selectively output one of test data output from the first and second test pattern generation sections 101 and 102 based on the signal value of the second clock CK2, and input it as test data to a memory 105.例文帳に追加

さらに、第１のテストパターン生成部１０１および第２のテストパターン生成部１０２から出力されるテストデータのいずれか一方を、第２のクロックＣＫ２の信号値によって選択的に出力し、メモリ１０５へテストデータとして入力するテストデータ選択部１０４を設ける。 - 特許庁

A data latch output circuit which is the input part of cascaded source drivers 1 constituting a source driver group S and converts display data into parallel data is so provided that the display data D are divided and inputted with both rising and falling edges of the clock signal SCKA for transfer.例文帳に追加

ソースドライバＳ群を構成する縦続接続された各ソースドライバ１の入力部である、表示データＤをパラレルデータに変換するためのデータラッチ出力回路２４を、転送用クロック信号ＳＣＫＡの立ち上がりと立ち下がりの両エッジで表示データＤを分割して取り込むように設ける。 - 特許庁

In forward shift operation, a unit register circuit in an (n+4)th-stage corresponding to a tail stage of the bidirectional shift register outputs a pulse G(n+4) in synchronism with a clock pulse V(n+4) input to the unit register circuit in the (n+4)th stage when a reference point N1 is at H level.例文帳に追加

順シフト動作において、双方向シフトレジスタの後尾段に当たる第（ｎ＋４）段の単位レジスタ回路は、基準点Ｎ１がＨレベルのとき、第（ｎ＋４）段の単位レジスタ回路に入力されるクロックパルスＶ（ｎ＋４）に同期してパルスＧ（ｎ＋４）を出力する。 - 特許庁

To secure sufficient margin for these time and to shorten an access time without increasing chip size even in an internal access time when various input signals are inputted in a system clock with the prescribed setup and hold time.例文帳に追加

システムクロックに対し、各種入力信号をある所定のセットアップおよびホールド時間をもって入力する場合にこれらの時間に対し十分なマージンを確保するとともに内部アクセス時間においてもチップサイズの増大を招くことなくアクセス時間の高速化を可能とする。 - 特許庁

A clock reproducing circuit includes a gate circuit for detecting the edge of a pulse of an input data signal, a voltage controlled oscillator including a ring oscillator function based on the edge detected by the gate circuit, and a band-pass filter for suppressing phase noise in an output signal of the voltage controlled oscillator.例文帳に追加

入力データ信号のパルスのエッジを検出するゲート回路と、ゲート回路で検出したエッジを基にしたリングオシレータ機能を有する電圧制御発振回路と、電圧制御発振回路の出力信号の位相雑音を抑圧する帯域通過フィルタとを有する。 - 特許庁

A dummy unit output buffer and a dummy unit input buffer of a dummy delay circuit DDL included in a DLL circuit DLL are not imitated by a simple type delay circuit, they have circuit constitution which is substantially same as a regular data output buffer and a clock buffer CB and can trim a delay time.例文帳に追加

ＤＬＬ回路ＤＬＬに含まれるダミー遅延回路ＤＤＬのダミー単位出力バッファ及びダミー単位入力バッファを、簡略型の遅延回路で模擬せず、正規のデータ出力バッファ及びクロックバッファＣＢと実質同一の回路構成とし、その遅延時間をトリミングできる構成とする。 - 特許庁

This timer unit is provided with plural timer counters having various bit length and capable of arbitrarily selecting an input signal from a clock signal supplied from the outside of a timer, and those timer counters are constituted so as to be used as a timer group in which those timer counters are connected according to arbitrary combination or individual independent timer counters.例文帳に追加

タイマの外より供給されるクロック信号から任意に入力信号を選択でき様々なビット長を持つタイマカウンタを複数個設け、これらを任意の組み合わせで結合したタイマ群あるいは個々の独立したタイマカウンタとして用いることを可能とする構成とする。 - 特許庁

The oscillator that generates a clock signal of a prescribed frequency has oscillation circuits (100, 200, 300, 400) where gates including at least one inverting gate (I) are connected in cascade in a ring and an exclusive OR gate (X) having an oscillation control input is properly inserted to the ring.例文帳に追加

所定の周波数のクロック信号を生成する発振器において，少なくとも１個の反転ゲート（Ｉ）が含まれる複数のゲートを環状に縦列接続し，その中に，発振制御入力を有する排他的論理和ゲート（Ｘ）を適宜挿入した発振回路（100,200,300,400）を有する。 - 特許庁

To reduce current consumption by detecting an address change and an input data change, determining whether normal operation is performed or not when a clock is inputted, and stopping needless operation such as the read-out operation of the same address and the write-in of the same data.例文帳に追加

アドレス変化や、入力データの変化を検出し、クロックが入力された時に、通常動作を行うかどうかを判断し、同一アドレスへの読み出し動作や、同一データの書き込みなど、不要な動作を自動的に停止させ消費電流を低減することを目的とする。 - 特許庁

The number of taps is reduced to '1/the number of oversamplings' by selecting them in order according to specified procedure, synchronizing the delay of a delay element in a digital Nyquist filter to the symbol rate of an input signal, and besides synchronizing the filter coefficient at each tap within a filter to the sampling clock.例文帳に追加

デジタルナイキストフィルタ内の遅延素子における遅延を入力信号のシンボルレートに同期させ、かつフィルタ内の各々のタップにおけるフィルタリング係数をサンプリングクロックに同期させて所定の手順に従い順次選択することにより、タップ数を（１／オーバーサンプリング数）に低減する。 - 特許庁

A second circuit of the test circuit is provided to each of the plurality of circuit blocks, receives the clock formed by the first circuit, and forms an internal control signal for switching a selector provided to an input part of a flip-flop circuit constituting a scan chain from the scan change side to the front stage logic side.例文帳に追加

テスト回路の第２回路は、上記複数の各回路ブロックに設けられ、上記第１回路で形成されたクロックを受けて、スキャンチェーンを構成するフリップフロップ回路の入力部に設けられたセレクタをスキャンチェーン側から前段論理側に切り替える内部制御信号を形成する。 - 特許庁

The first circuit 12 outputs a signal selectively inputted by an input selector 11 as it is with a clock(CK) signal being 0, and holds and outputs a signal selectively inputted by the selector 11 at a leading edge of the CK signal with this signal being 1.例文帳に追加

第１の回路１２は、クロック（ＣＫ）信号が０である間は入力セレクタ１１により選択入力された信号をそのまま出力し、ＣＫ信号が１である間は該ＣＫ信号の立ち上がり時点における入力セレクタ１１の選択入力信号を保持出力する。 - 特許庁

The transmission apparatus includes: a transmission unit which outputs a transmission signal whose signal level is inverted according to input of a first pulse signal corresponding to a first period while operating in synchronization with a first clock of the first period; and a receiving unit which outputs a second pulse signal corresponding to a second period according to inversion of the signal level of the transmission signal while operating in synchronization with a second clock of the second period.例文帳に追加

第１の周期の第１クロックに同期して動作しつつ当該第１の周期に対応する第１のパルス信号の入力に応じて信号レベルが反転する伝送信号を出力する送信部と、第２の周期の第２クロックに同期して動作しつつ当該伝送信号の信号レベルの反転に応じて当該第２の周期に対応する第２のパルス信号を出力する受信部と、を備える伝送装置。 - 特許庁

A scan test signal DT in a preceding period inputted from an input terminal is inverted by a signal selection means 105 and held by an output signal holding means 103, and the held inverted value data are outputted at a timing of a rising edge of the next clock signal CK, to thereby input surely the inverted signal of the scan test signal DT into a circuit of a scan test object.例文帳に追加

入力端子より入力された１つ前の周期のスキャンテスト信号ＤＴを信号選択手段１０５により反転させて出力信号保持手段１０３に保持し、次のクロック信号ＣＫの立ち上がりエッジのタイミングにおいて、その保持された反転値データを出力することにより、スキャンテスト信号ＤＴの反転信号をスキャンテスト対象の回路に確実に入力する。 - 特許庁

The circuit selects only required frequency components among many frequency components outputted by the sample and hold circuit by using the filter and outputs only the required frequency components by holding an input signal for a prescribed period of time in every cycle of a clock signal outputted by the sampling signal oscillator and shaping the input signal into a stepped signal.例文帳に追加

サンプリング信号発振器とサンプルホールド回路とフィルタとを備え、入力信号を前記サンプリング信号発振器が出力するクロック信号の周期ごとに所定時間ホールドして階段状信号に整形することにより、前記サンプルホールド回路が出力する多数の周波数成分から所要の周波数成分のみを前記フィルタを用いて選択出力したことを特徴とする周波数変換回路である。 - 特許庁

The 2-input 2-output clocked CMOPS inverter is an inverter where P-MOS and N-MOS transistors(TRs) 23, 24 that are simultaneously turned on/off synchronously with biphase clock pulses that are inverted from each other are connected between two bias sources and a circuit consisting of parallel connection of CMOS inverters 21, 22.例文帳に追加

この２入力２出力クロックドＣＭＯＳインバータは、互いに逆相関係にあるクロックパルスにより同時にＯＮ／ＯＦＦするＰ−ＭＯＳ，Ｎ−ＭＯＳトランジスタ２３，２４を、それぞれ、ＣＭＯＳインバータ２１，２２を並列接続してなる回路と２つのバイアス源との間に、接続してなるインバータである。 - 特許庁

This active matrix type display device and a projection type display device has such a constitution that a video signal line 7 and a clock signal line 13 in a source driving circuit 5 can input signals from both sides of a signal line 2 side of the first arrangement position and a signal line 2 side of the last arrangement position.例文帳に追加

本発明に係るアクティブマトリクス型表示装置および投射型表示装置においては、映像信号線７およびソース駆動回路５内のクロック信号線１３が、最初の配設位置の信号線２側と最後の配設位置の信号線２側の両方から信号を入力できる構成となっている。 - 特許庁

When there is the electronic circuit element, a first electronic circuit element having the same setup time as the electronic circuit element and operating in response to a signal which the identical phase with a clock signal to be input to the electronic circuit element is generated, and a new library including the hard macro core library and the first electronic circuit element is generated.例文帳に追加

前記電子回路素子がある時に、前記電子回路素子と同一なセットアップタイムを有し、電子回路素子に入力されるクロック信号と同一の位相を有する信号に応答して動作する第１電子回路素子が生成され、ハードマクロコアライブラリと第１電子回路素子を含む新しいライブラリが生成される。 - 特許庁

In a third pipe line stage, the associative memory core output result in the previous clock cycle is analyzed, and one winner is decided based on specific priority when a plurality of winners are detected in the retrieval result, and distances between the addresses indicating the locations of the lines of the winners and the input data and the winners are encoded for output.例文帳に追加

第３パイプラインステージにおいて、前回のクロックサイクルの前記連想メモリコア出力結果を分析し、検索結果に複数のウィンナがある場合に特定の優先度に基づいて１つのウィンナを決定し、そのウィンナの行の場所を示すアドレスと入力データとウィンナ間の距離を符号化出力する。 - 特許庁

Signal lines L1-L5 severally branch off to be connected to D terminals of the FFs 11-15, and a clock signal CLK, a write-enable signal WEN, a chip select signal CEN, an input data signal DI, and an address signal A are inputted into the scan FFs 11-15 via the signal lines L1 to L5, respectively.例文帳に追加

信号線Ｌ１〜Ｌ５は、それぞれ分岐してスキャンＦＦ１１〜１５のＤ端子に接続されており、クロック信号ＣＬＫ、ライトイネーブル信号ＷＥＮ、チップセレクト信号ＣＥＮ、入力データ信号ＤＩ、およびアドレス信号Ａは、それぞれ信号線Ｌ１〜Ｌ５を介してスキャンＦＦ１１〜１５に入力される。 - 特許庁

A signal from a NAND output terminal 7 of an AND circuit 3 in a first stage is divided into two and provides k (k is an integer ≥1) periods of the clock signal of the delay difference between the divided outputs by delay elements 26, 27 for connecting to input terminals 21, 22 of an AND circuit 25 in a second stage.例文帳に追加

１段目の論理積回路３の否定論理積出力端子７の信号を２分岐して該２分岐された出力間に遅延素子２６，２７によりクロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて２段目の論理積回路２５の入力端子２１，２２に接続する。 - 特許庁

In addition, a voltage detection current 2 is connected to a mid-point tap of a primary winding N1 of the transformer T to detect a mid-point voltage, and the mid-point voltage is input to a control circuit 3 to perform a feedback control of frequency of a drive signal of the inverters 1 obtained by dividing the frequency of an oscillating pulse of a clock oscillator 4.例文帳に追加

また、変成器Ｔの１次巻線Ｎ１の中点タップａに電圧検出回路２を接続して中点電圧を検出し、中点電圧を制御回路３に入力してクロックオシレータ４の発振パルスを分周して得られたインバータ１の駆動信号の周期をフィードバック制御する。 - 特許庁

Then, the phase comparator 13 is connected to the DLL loop by the switching circuit 15 at a timing of rise edge of the input clock CLK1, the number of steps of delay cells of the first variable delay circuit 11 is set at the number of steps corresponding to a counter value of the counter 14, and a usual DLL locking operation is performed.例文帳に追加

そして、入力クロックＣＬＫ１の立上りエッジのタイミングで、切換回路１５により位相比較器１３をＤＬＬループに接続するとともに、カウンタ１４のカウンタ値に相当する段数に、第１可変遅延回路１１の遅延セル段数を設定してから、通常のＤＬＬロック動作を行わせる。 - 特許庁

A detection circuit 302 generates error information nvco of a ratio T/t of a period T of an analog input signal and a period t of a sampling clock, a timing generation unit 304 generates the plurality of re-sampling timings by the plurality of delay times, and the data correction unit 303 generates the plurality of correction digital signals with the plurality of correction factors.例文帳に追加

検出回路３０２はアナログ入力信号の周期Ｔとサンプリングクロックの周期ｔの比Ｔ／ｔの誤差情報ｎｖｃｏを生成して、タイミング生成部３０４は複数の遅延時間で複数の再サンプリングタイミングを生成して、データ補正部３０３は複数の補正率で複数の補正デジタル信号を生成する。 - 特許庁

The solid-state imaging element 1 further includes an input terminal electrode group 41 including a plurality of terminal electrodes 41a-41d that each receive a reset signal Rst, a hold signal Hld, a horizontal start signal Sph, and a horizontal clock signal Ckh; switch means SW1-SW6; and an output terminal electrode 42.例文帳に追加

また、固体撮像素子１は、リセット信号Ｒｓｔ、ホールド信号Ｈｌｄ、水平スタート信号Ｓｐｈ、及び水平クロック信号Ｃｋｈのそれぞれを受ける端子電極４１ａ〜４１ｄを含む入力端子電極群４１と、スイッチ手段ＳＷ１〜ＳＷ６と、出力端子電極４２とを更に備える。 - 特許庁

In a shift register circuit comprising a first transistor Tr1 in which a gate is provided with an input signal, a source is provided with a clock signal, and a drain is connected with an output line, the first transistor Tr1 has a gate-drain capacity larger than a gate-source capacity.例文帳に追加

ゲートに入力信号が与えられ、ソースにクロックが入力され、ドレインに出力線が接続される第１のトランジスタＴｒ１を備えたシフトレジスタ回路において、この第１のトランジスタＴｒ１として、ゲート−ソース間容量よりゲート−ドレイン間容量の方が大きいものが用いられているシフトレジスタ回路である。 - 特許庁