「clock input」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

On the basis of a reference clock, for example, the cycle of an input signal A is counted by a counter circuit 13 of a cycle-measuring circuit part 11 and that count value C is latched by a latch circuit 14.例文帳に追加

たとえば、基準クロックをもとに、入力信号Ａの周期を周期計測回路部１１のカウンタ回路１３でカウントし、そのカウント値Ｃをラッチ回路１４でラッチする。 - 特許庁

The output is the recovered clock signal gated by the regenerated and reshaped input signal, and a monitor circuit is used to set the optimum operations of the retiming device.例文帳に追加

出力は、再生され再整形された入力信号によってゲート制御された回復クロック信号であり、時間調整装置の最適動作を設定するためにモニター回路が使用される。 - 特許庁

The third thin film transistor has its drain connected to the first clock signal input end, its gate connected to the gate of the first thin film transistor, and its source connected to a second signal output end.例文帳に追加

第3の薄膜トランジスタのドレインが第1のクロック信号入力端に接続され、ゲートが第1の薄膜トランジスタのゲートに接続され、ソースが第2の信号出力端に接続される。 - 特許庁

To provide a stable clock generating device which is suitable for circuit integration, reduces jitter and has improved a response speed to a fluctuation in an input signal.例文帳に追加

集積回路化に適しており、且つジッタを低減するとともに、入力信号の変動に対する応答速度を改善した、安定したクロック生成装置を提供することを目的とする。 - 特許庁

The PLO 2 controls the frequency and phase of an output signal so as to match the frequency and phase of the input signal and outputs the output signal as the intra-equipment clock signal.例文帳に追加

ＰＬＯ２は、出力信号の周波数および位相を入力信号の周波数および位相に一致させるように制御し、出力信号を装置内クロック信号として出力する。 - 特許庁

An impedance adjusting clock signal ZSCK passes through the output circuit OB, returns by total reflection at the far end of the transmission line L, enters the input buffer IB and is compared with Vref.例文帳に追加

インピーダンス調整クロック信号ＺＳＣＫは出力回路ＯＢを通り、伝送線Ｌの遠端で全反射されて戻り、インプットバッファＩＢに入りＶｒｅｆと比較される。 - 特許庁

Contents in the memories 3012 are read out according to read signals from a clock signal control circuit 3019 and input to optical modulators 3004 through OR circuits 3017.例文帳に追加

クロック信号制御回路３０１９からの読み出し信号に応じてメモリ３０１２の内容が読み出され、ＯＲ回路３０１７を経て光変調器３００４に入力される。 - 特許庁

To provide an input/output buffer circuit capable of suppressing the increase of current consumption in the entire system even at the time of the low power consumption mode of stopping a clock.例文帳に追加

クロックを停止する低消費電力モード時においてもシステム全体における消費電流の増大を押さえることができる入出力バッファ回路を提供することにある。 - 特許庁

The PLL oscillation circuit 110 generates in the VCO 120 an oscillation signal obtained by giving a delay of a predetermined cycle of a reference signal to the reference signal according to an input of a reference clock.例文帳に追加

ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。 - 特許庁

Thus, at an input timing of the high clock signal V_i to the drain of a transistor T5, the node N1 based on a gate signal of the transistor T5 is set lower.例文帳に追加

これにより、トランジスタＴ５のドレインにクロック信号Ｖ_ｉのＨｉｇｈが入力されるタイミングで、トランジスタＴ５のゲート信号であるノードＮ１はよりＬｏｗに引き下げられる。 - 特許庁

A clock signal from an oscillator 1 is inputted to a frequency divider circuit 2 and a constant number (gain control constant) from the outside is inputted from a constant input device 7 to the frequency divider circuit 2.例文帳に追加

発振器１からのクロック信号は分周回路２に入力され、外部からの定数（利得制御定数）は、定数入力装置７から分周回路２に入力される。 - 特許庁

A second FF circuit 116 outputs the delayed signal synchronously with the rising of the clock signal, and this output signal is turned into the input signal of the first FF circuit 114.例文帳に追加

この遅延された信号をクロック信号の立ち上がりに同期して第二ＦＦ回路１１６が出力し、この出力信号を第一ＦＦ回路１１４の入力信号とする。 - 特許庁

A luminance signal and a chrominance signal are converted into digital signals respectively with a clock signal (frequency with an integer multiple of a sampling frequency for recording/transmission) supplied from a 3rd input terminal 4.例文帳に追加

第３の入力端子４から供給されたクロック信号（記録／伝送のための標本周波数の整数倍の周波数）で輝度信号及び色信号をディジタル化する。 - 特許庁

Both signals of an output line 95a of the convertor and a fire clock line 96 are input to an AND circuit 97 and each ink chamber of an inkjet head is driven by virtue of a driver 98.例文帳に追加

その変換器の出力ライン９５ａとファイアクロックライン９６の両信号をＡＮＤ回路９７に入力し、ドライバ９８を介してインクジェットヘッドの各インク室を駆動する。 - 特許庁

To provide a semiconductor integrated circuit that is provided with a PLL circuit having many setting degrees for freedom of its characteristics that can be oscillated even when an input of a reference clock is interrupted.例文帳に追加

基準クロックの入力が途絶えた場合でも発振が可能で、特性の設定自由度の多いＰＬＬ回路を備えた半導体集積回路を提供することにある。 - 特許庁

A semiconductor memory has an internal circuit operated according to a first power source voltage and a memory input/output circuit operated according to a second power source voltage, and operated synchronizing with a clock signal.例文帳に追加

半導体メモリは、第１電源電圧に応じて動作する内部回路と第２電源電圧に応じて動作するメモリ入出力回路とを有し、クロック信号に同期して動作する。 - 特許庁

An output FF 2 receives an output (a) of the FF 1 at its data input terminal and a signal FP at its clock terminal and outputs a monitor result signal ALM from its output terminal.例文帳に追加

出力用ＦＦ２には、データ入力端子にはＦＦ１の出力ａ、クロック端子には信号ＦＰが入力され、出力端子より監視結果信号ＡＬＭを出力する。 - 特許庁

When pressing force is applied downward to the operation panel 10, the central metal dome 30-0 is turned reversely, electrodes E15 and E16 are electrically connected, and clock input is detected.例文帳に追加

操作盤１０に下方への押圧力が加わると、中央の金属ドーム３０−０が形状反転し、電極Ｅ１５，Ｅ１６間を導通させ、クリック入力が検出される。 - 特許庁

By stopping the supply of a power supply PW or a clock signal CLK to the external input interface control circuit set to the power saving mode, the reduction of power consumption is achieved.例文帳に追加

省電力モードに設定された外部入力インターフェース制御回路には、電源ＰＷやクロック信号ＣＬＫの供給を停止することにより、消費電力の低減を図る。 - 特許庁

This digital system is manufactured in which, for example, a programmable delay circuit can be inserted into the clock input part of a flip flop, and the delay time of the delay circuit can be retrieved by a genetic algorithm (GA).例文帳に追加

例えば、フリップフロップのクロック入力部にプログラマブル遅延回路が挿入され、この遅延回路の遅延時間が遺伝的アルゴリズム（ＧＡ）によって探索されるディジタルシステムを製造する。 - 特許庁

The judging unit 10 outputs the result signal Result while inverting it at the timing of the clock signal CLK when a group of input signals Dout and Datae are set to the prescribed state.例文帳に追加

判断器（１０）は、入力信号群（Ｄｏｕｔ、Ｄａｔａｅ）が所定の状態にあるとき、クロック信号（ＣＬＫ）が示すタイミングで結果信号（Ｒｅｓｕｌｔ）を反転して出力する。 - 特許庁

To provide a semiconductor integrated circuit that has no parasitic motion such as latch-up and outputs a DC voltage boosted by a clock input signal, and a voltage boosting method using the same.例文帳に追加

クロック入力信号により昇圧されたＤＣ電圧を出力するラッチアップ等の寄生動作のない半導体集積回路及びそれを用いた電圧昇圧方法を実現する。 - 特許庁

To set an optional continuous delay amount within a period or exceeding the period of a reference clock by continuously varying a control signal input from a controller to a quadrature modulator.例文帳に追加

コントローラから直交変調器に入力する制御信号を連続的に変化させて基準クロックの周期内のまたは周期を超えた連続的な任意の遅延量の設定を行う。 - 特許庁

An address register 3 extracts address information from the input data signal 8 by an address active signal 10 and a clock signal 7, and converts it to parallel data and supplies it to a memory array 5.例文帳に追加

アドレスレジスタ３はアドレスアクティブ信号１０とクロック信号７とにより，入力データ信号８からアドレス情報を抽出し，パラレルデータに変換してメモリアレイ５に供給する。 - 特許庁

To output a negative delay signal corresponding to the frequency of a clock signal input from the outside without increasing the circuit scale and complicating the circuit.例文帳に追加

回路規模を増加し、かつ、煩雑にすることなく、外部から入力されるクロック信号の周波数に応じた負遅延信号を出力できる低周波検出回路を提供する。 - 特許庁

A PLL circuit 3 multiplies the sampling rate of input data to generate a clock signal fx for frequency ratio measurements and to generate an end flag flock denoting that the multiplication operation is locked.例文帳に追加

ＰＬＬ回路３が入力データのサンプリングレートを逓倍し、周波数比計測用のクロック信号fxを発生するとともに逓倍動作がロックしたことを示す完了フラグflockを発生する。 - 特許庁

Recovery circuits 90 and 90a set the first and second mask signals AEENZ0 and ACENZ18 from a high to low level after one period of internal clock signals CLK0Z and CLK18Z for first and second input, respectively.例文帳に追加

復帰回路９０，９０ａはそれぞれ第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zの１周期後に第１及び第２マスク信号ACENZ0，ACENZ18 をＨレベルからＬレベルにする。 - 特許庁

A host side device transmits an address signal 17 for reading data from a memory 11 and the memory 11 imports the address signal 17 at a timing of starting of an input clock signal 17.例文帳に追加

上位側の装置がメモリ１１からデータを読み出す為にアドレス信号１７を送出し、メモリ１１は、入力クロック信号１６の立ち上がりのタイミングで該アドレス信号１７を取り込む。 - 特許庁

Therefore, the signal CDE is made an activation level after 1.5 clock cycle from an input of the active command and operation of a column system can be started.例文帳に追加

したがって、アクティブコマンドの入力から１．５クロックサイクル後に信号ＣＤＥを活性化レベルにして列系の動作を開始させることができ、無駄な待機時間を短くすることができる。 - 特許庁

A selector type sampling block 112 selects a sampling point among a plurality of timing defined by the doubled clock and samples the input signal DT at the selected sample point.例文帳に追加

切替型サンプリング部１１２は、逓倍されたクロックによって定義される複数のタイミングのうちからサンプルポイントを選択し、選択したサンプルポイントで入力信号ＤＴをサンプリングする。 - 特許庁

In response to the operations, a display controller decreases the frequencies of a start pulse and clock pulses input to the source signal driving circuit and lowers a driving voltage.例文帳に追加

この動作に対応して、ディスプレイコントローラは、ソース信号線駆動回路に入力する入力するスタートパルス及びクロックパルスの周波数を小さく、駆動電圧を低く変化させる。 - 特許庁

The phase interpolation device is provided with a filter circuit which has a delay, and can generate a phase interpolation signal without depending upon a rise time of an input clock signal.例文帳に追加

本発明の位相補間装置は、遅延を有するフィルタ回路を設けることで、入力クロック信号の立ち上がり時間に依存することなく位相補間信号を生成できる。 - 特許庁

The driver section 11 has switches SW1, SW2 for short-circuiting the inputs and outputs of the driver section 11 in response to control signals corresponding to frequencies of the input clock signals.例文帳に追加

ドライバ部１１は、入力クロック信号の周波数に対応した制御信号に応じて、ドライバ部１１の入力と出力とを短絡させるスイッチＳＷ１及びＳＷ２を有する。 - 特許庁

An internal signal RAS, generated according to a command input and indicating activation of a row is delayed according to a clock signal int.CLKI, and a sense amplifier activating signal SS is outputted.例文帳に追加

コマンド入力に応じて発生される行の活性化を示す内部信号ＲＡＳをクロック信号ｉｎｔ．ＣＬＫＩに応じて遅延させてセンスアンプ活性化信号ＳＳを出力する。 - 特許庁

A first address signal, a second address signal and a first data mask signal, to be supplied to an address terminal, are successively received by an address input circuit respectively in synchronization with a transition edge of a clock signal.例文帳に追加

アドレス入力回路は、アドレス端子に供給される第１アドレス信号、第２アドレス信号および第１データマスク信号を、クロック信号の遷移エッジにそれぞれ同期して順次受ける。 - 特許庁

A low-order writing address 13 and a high-order writing address 14 are sent by a writing frame pulse signal 11 and a writing clock signal 12 so as to write input data 10 into a 2-port RAM 1.例文帳に追加

書込フレームパルス信号１１と書込クロック信号１２により下位書込アドレス１３と上位書込アドレス１４を送出し、２ポートＲＡＭ１に入力データ１０を書き込む。 - 特許庁

The reception clock switching circuit 12a, 12b switch-over input clocks, when both system detect drift/slip alarms ALM7a, ALM7b of PLL circuits 13a, 13b.例文帳に追加

両系のＰＬＬ回路１３ａ、１３ｂのドリフト／スリップアラームＡＬＭ７ａおよびＡＬＭ７ｂが検出されたとき、受信クロック切替回路１２ａ、１２ｂにより入力クロックの切替を行う。 - 特許庁

The pulse signal b from the Schmidt inverter 21 is given to the D flip-flop 26 as a clock signal and the output signal f from the delay circuit 25 is also given to the D flip-flop 26 as an input signal.例文帳に追加

シュミットインバータ２１からのパルス信号ｂがクロック信号として、また、遅延回路２５からの出力信号ｆが入力信号としてＤフリップフロップ２６に与えられる。 - 特許庁

To provide a PLL circuit, a recording device, and a clock signal generating method by which a phase error of the PLL circuit by amplitude variation of an input signal can be reduced simply.例文帳に追加

入力信号の振幅変動によるＰＬＬ回路の位相誤差を簡便に低減することができるＰＬＬ回路、記録装置及びクロック信号生成方法を提供する。 - 特許庁

The first set value is output from the Q-terminal of the second D-FF 44, when the first second timing signal is input into a clock terminal of the second D-FF 44.例文帳に追加

１つ目の第２のタイミング信号が第２のＤ−ＦＦ４４のクロック端子に入力されたときに、第２のＤ−ＦＦ４４のＱ端子から１つ目の設定値が出力される。 - 特許庁

To provide a recorder capable of reducing useless power consumption by lowering a clock frequency of an input/output bus for a recording medium without lowering a data writing speed as far as possible.例文帳に追加

データの書き込み速度をできるだけ落とさずに、記憶媒体用の入出力バスのクロック周波数を低くし、無駄な消費電力を低減することができる記録装置を提供する。 - 特許庁

The output device 1 has not only the clock signal extracting function but also a through (repeat) output function for the received line data to input the data to the transmitting device 5.例文帳に追加

また、網同期出力装置は、クロック信号の抽出機能だけでなく受信回線データのスルー（中継）出力機能も有り、伝送装置５のデータ入力とすることができる。 - 特許庁

To realize a signal delay circuit which is capable of coping with the diversification of video sources and the high resolution of videos and which performs the phase adjustment of an input video signal and plural horizontal clock signals.例文帳に追加

映像ソースの多様化、映像の高解像度化に対応し得る、入力映像信号と複数の水平クロック信号との位相調整を行う信号遅延回路を実現する。 - 特許庁

Such a switching can be easily performed, when a clock, shift register input data and output enable are inputted in each of the first shift register 1 and the second shift register 2.例文帳に追加

そのような切換は、第１シフトレジスタ１と第２シフトレジスタ２に、それぞれに、クロックとシフトレジスタ入力データと出力イネーブルとが入力されることにより簡単に実行され得る。 - 特許庁

A PLL circuit 13 produces two sampling clock having the same period as the input signal and constant phase relation and outputs to the S/H circuit 11 and an S/H circuit 14.例文帳に追加

ＰＬＬ回路１３は、入力信号と同じ周期で位相関係が一定の２つのサンプリングクロックを生成し、Ｓ／Ｈ回路１１およびＳ／Ｈ回路１４に出力する。 - 特許庁