「clock input」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

This drive device comprises a clock wire 252 and a bonding wire 255 connected to the plurality of driver ICs 101 in common, a connector 253 to which the connecting cable having a characteristic impedance and being adapted to transmit a signal to the clock wire 252, and input resistors 424, 43 to be connected between the connector 253 and the clock wire 252, and then alignment of the impedance is carried out.例文帳に追加

複数のドライバＩＣ１０１に共通に接続されるクロック配線２５２及びボンディングワイヤ２５５と、クロック配線２５２に信号伝達する特性インピーダンスを持つ接続ケーブル６０が接続されるコネクタ２５３と、コネクタ２５３とクロック配線２５２の間に接続される入力部抵抗４２４，４３とを備え、インピーダンス整合を行う。 - 特許庁

The synchronization circuit comprises a redundantly coding part for converting a multi-bit input data, which is synchronized with a first clock, to a redundant code in which the Hamming distance becomes 1; a redundant code synchronizer for synchronizing the redundant code with a second clock; and a decoder for decoding the redundant code synchronized with the second clock into the multi-bit data.例文帳に追加

同期化回路は、第１クロックに同期化された多ビットの入力データを、ハミング距離が１となる冗長符号に変換する冗長符号化部と、前記冗長符号を第２クロックで同期化する冗長符号同期化部と、前記第２クロックで同期化された冗長符号を、前記多ビットのデータに復号する復号化部とを備える。 - 特許庁

To provide a circuit and a method for detecting a synchronous mode in a semiconductor memory device by which a synchronous mode can be distinguished from a non-synchronous mode by enabling a synchronous mode signal when a clock is input and disabling a synchronous mode when the clock is not input, in the circuit and method for the detecting synchronous mode in the semiconductor memory device.例文帳に追加

半導体記憶装置の同期モード検出回路及び方法に関するものであり、クロックが入力されれば同期モード信号をイネーブルにし、クロックが入力されなければ同期モードをディセーブルにすることによって、同期モードと非同期モードとを区分することができる半導体記憶装置の同期モード検出回路及び方法を提供する。 - 特許庁

A second delay time decision circuit 43 receives the data strobe signal inputted through the first input circuit, and decides an arrival delay time to an internal clock inside a prescribed decision area, and the data inputted through the second input circuit sampled by use of the data strobe signal are synchronized with the internal clock.例文帳に追加

上記第１入力回路を通して入力されたデータストローブ信号を受けて所定の判定領域内での内部クロックに対する到達遅延時間を第２遅延時間判定回路で判定し、上記データストローブ信号を用いてサンプリンされた上記第２入力回路を通して入力されたデータを上記内部クロックに同期化する。 - 特許庁

An i-th counter 173i updates a count value Ci every time of input to the rising edge of the reference clock signals S0, and the i-th latch signal output circuit 174i outputs start winning signals SS inputted from an input terminal D as latch signals SLi in synchronism with the rising edge of the delayed clock signals SD.例文帳に追加

第ｉのカウンタ１７３ｉは、基準クロック信号Ｓ０の立ち上がりエッジに入力される毎にカウント値Ｃｉを更新し、第ｉのラッチ信号出力回路１７４ｉは、入力端子Ｄから入力される始動入賞信号ＳＳを遅延クロック信号ＳＤの立ち上がりエッジに同期させてラッチ信号ＳＬｉとして出力する。 - 特許庁

The demodulator 82 outputs the delivery signals SIN0, SIN1, SIN2, in response to a switching frequency of a value of the demodulating multiplication clock DMCLK, during a period until a value of the demodulation delivery signal DATA input from the modulator into an input terminal 61b is switched after a value of the reference clock CLK is switched.例文帳に追加

そして、復調回路８２は、基準クロックＣＬＫの値が切り替わってから、変調装置から入力端子６１ｂに入力された変調吐出信号ＤＡＴＡの値が切り替わるまでの間に復調用逓倍クロックＤＭＣＬＫの値が切り替わった回数に応じて、吐出信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２を出力する。 - 特許庁

The voltage detection circuit changes the levels of the first reference potential and the second reference potential according to the input of the control signal, while the clock generation circuit increases the frequency of the frequency division clock signal when the levels of the first reference potential and the second reference potential are increased according to the input of the control signal.例文帳に追加

電圧検知回路は、制御信号の入力に応じて第１の基準電位および第２の基準電位のレベルを変更するとともに、クロック生成回路は、制御信号の入力に応じて第１の基準電位および第２の基準電位のレベルが高く変更された場合には、分周クロック信号の周波数を高くする。 - 特許庁

The serial clock output terminal 27 of the microcomputer 2, the serial data transmitting terminal 28 and the serial data receiving terminal 29 are connected to the clock input terminal 14 of the serial EEPROM 1, the data input terminal 12 and the data output terminal 11 respectively, and one output port 30 of the microcomputer 2 is also connected to the chip select terminal 13 of the EEPROM 1.例文帳に追加

マイコン２のシリアルクロック出力端子２７、シリアルデータ送信端子２８およびシリアルデータ受信端子２９を、それぞれ、シリアルＥＥＰＲＯＭ１のクロック入力端子１４、データ入力端子１２およびデータ出力端子１１に接続するとともに、マイコン２の１つの出力ポート３０をシリアルＥＥＰＲＯＭ１のチップセレクト端子１３に接続する。 - 特許庁

This timing controller 14a outputs, in accordance with an input data signal in and input clock signal ck, a data line driving circuit controlling signal ct1, internal data signal da and db, internal clock signals ca and cb to data line driving circuits 12_1, 12_2, ..., and 12_5 and outputs a scanning line driving circuit controlling signal ct2 to a scanning line driving circuit 13.例文帳に追加

タイミングコントローラ１４ａが、入力データ信号ｉｎ及び入力クロック信号ｃｋに基づいて、データ線駆動回路１２_1 ，１２_2 ，…，１２_5 に、データ線駆動回路制御信号ｃｔ１、内部データ信号ｄａ，ｄｂ及び内部クロック信号ｃａ，ｃｂを出力すると共に、走査線駆動回路１３に、走査線駆動回路制御信号ｃｔ２を出力する。 - 特許庁

A data transition detection circuit 4 detects the data transition of an input data signal IDA; and a synchronizing clock generation circuit 3 generates a pulse synchronizing with the data transition from a clock, and generating a synchronizing pulse delayed by prescribed time to output a latch data signal obtained by latching the input data signal IDA by the delayed synchronizing pulse.例文帳に追加

データ遷移検知回路４によって入力データ信号ＩＤＡのデータ遷移を検出し、同期クロック生成回路３によって、クロックからこのデータ遷移に同期するパルスを生成して所定時間遅延した同期パルスを生成し、この遅延した同期パルスで入力データ信号ＩＤＡをラッチしたラッチデータ信号を出力する。 - 特許庁

The EX-OR circuit 21 outputs a detection signal when two enable signals s1 and s2 output from the teaching pendant 10 do not coincide with each other, and a counter circuit 22a decrements the count value set in a preset circuit 22b with clock pulse timing input from a clock pulse oscillation circuit 22c when the detection signal is input.例文帳に追加

ＥＸ−ＯＲ回路２１は教示ペンダント１０から出力される２つのイネーブル信号ｓ１，ｓ２が一致しない場合に検出信号を出力し、カウンタ回路２２ａは検出信号が入力されるとプリセット回路２２ｂに設定されているカウント値をクロックパルス発振回路２２ｃから入力されるクロックパルスのタイミングでデクリメントする。 - 特許庁

With processing error generated, there may be such a case that the cycle of a sampling clock as input timing of a data block is operated on the basis of the time of a time stamp and a difference between this arithmetic output and a preset sampling clock cycle exceeds an allowable range, for example.例文帳に追加

処理エラーとしては、例えば、タイムスタンプの時刻に基づいて、データブロックの入力タイミングであるサンプリングクロックの周期を演算し、この演算出力と、あらかじめ設定されたサンプリングクロック周期との差が許容範囲を超えたときなどがある。 - 特許庁

The phase setting circuit 10 is designed to supply a base clock to a first circuit block BL1 as a clock A, and to set the amount of the phase shift (delay time) of respective clocks B, C, D based on voltages to be respectively supplied to external input terminals A, B, C.例文帳に追加

位相設定回路１０は、ベースクロックをクロックＡとして第１の回路ブロックＢＬ１へ供給し、各外部入力端子Ａ，Ｂ，Ｃに供給される各電圧に基づいて各クロックＢ，Ｃ，Ｄの位相ずれ量（遅延時間）をそれぞれ設定する。 - 特許庁

To provide a delay locked loop (DLL) circuit which can control the operation of a register controlled DLL circuit by detecting whether or not a phase difference between an input source clock REFCLK and an output delay locked clock DLLCLK reaches a maximum value.例文帳に追加

入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知し、レジスタ制御型遅延固定ループ回路の動作を制御することができる遅延固定ループ回路を提供する。 - 特許庁

A tentative FF 1 receives an output (b) resulting from ANDing a tentative hold signal ERR, and the inverted clock signal (c) at an AND gate 3 at its set terminal, an 'L' level at its data input terminal and an output (d) of the FF 5 at its clock terminal respectively.例文帳に追加

仮保持用ＦＦ１のセット端子には、仮保持信号ＥＲＲと反転クロック信号ｃとをＡＮＤゲート３にて演算した結果の出力ｂが、データ入力端子には“Ｌ”が、クロック端子にはＦＦ５の出力ｄがそれぞれ入力される。 - 特許庁

To provide a frequency deviation monitoring device that monitors a fault in frequency deviation to be supervised in the shortest time at all times when supervising an input clock signal as to whether or not it is deviated from a reference clock signal by a set frequency deviation.例文帳に追加

基準クロック信号に対して入力クロック信号が、設定したある周波数偏差よりずれていることを監視するのに、監視する周波数偏差において常に最短時間で周波数偏差異常を監視する周波数偏差監視装置を得る。 - 特許庁

To provide a delay locked loop capable of increasing an operating frequency of a DRAM even when a frequency of an input clock increases, by ensuring operating margin that can generate a rising/polling out enable signal R/FOUTEN by a second DLL clock FCLK_DLLOE.例文帳に追加

入力クロックの周波数が高まっても、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥにより、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成することができる動作マージンを確保することにより、ＤＲＡＭの動作周波数を高めることができる遅延固定ループを提供すること。 - 特許庁

The ACR (adaptive clock recovery) subsystem processes an input phase signal indicative of jittery packet arrival times to generate a relatively smooth and bounded output phase signal that can be used to generate a relatively stable recovered clock signal.例文帳に追加

ＡＣＲ（適応クロック回復）サブシステムが、ジッタのあるパケット着信時間を示す入力位相信号を処理して、比較的安定した、回復されたクロック信号を生成するのに使用され得る、比較的平滑で、範囲が限られた出力位相信号を生成する。 - 特許庁

The malfunction detection circuit 15a compares an input signal Sin1 to the flip-flop 14a with an output signal Sou1 from the flip-flop 14a, generates a malfunction signal Ser1 when the both differ from each other and delays the clock signal by one clock period.例文帳に追加

誤動作検出回路１５ａは、フリップフロップ１４ａへの入力信号Ｓｉｎ１とフリップフロップ１４ａからの出力信号Ｓｏｕ１とを比較し、両者が互いに異なるときは誤動作信号Ｓｅｒ１を生成し、クロック信号を１クロック周期遅らせる。 - 特許庁

A microcomputer 20 adjusts the frequency of a clock signal CLK supplied to a PWM modulating section 12 by controlling a clock generating section 12 constituted in a PLL circuit in accordance with the presence/absence of input sound signals or the sampling frequency of the signals.例文帳に追加

入力音声信号の有無や入力音声信号のサンプリング周波数に応じて、マイコン２０が、ＰＬＬ回路の構成とされたクロック生成部１２を制御し、ＰＷＭ変調部１２に供給するクロック信号ＣＬＫの周波数を調整する。 - 特許庁

If the high level indicating the test time is inputted to the TESTMODE terminal, the clock supply circuit 50 imparts the clock signal CK to the CLK input terminal, the DFF circuits 31-3n latch the output signal of the output terminal D0-D31.例文帳に追加

また、ＴＥＳＴＭＯＤＥ端子に、テスト時であることを示すハイレベルが入力される場合には、クロック供給回路５０は、クロック信号ＣＫをＣＬＫ入力端子に与えて、ＤＦＦ回路３１〜３ｎは、出力端子Ｄ０〜Ｄ３１の出力信号をラッチする。 - 特許庁

Therefore, the shift register circuit composed of the latch circuit LAT functions as a low voltage interface and also the clock signal CK input is interrupted when the latch circuit LAT is inactive, and load reduction in the clock signal line and decrease in power consumption are achieved.例文帳に追加

したがって、ラッチ回路LATで構成されたシフトレジスタ回路は低電圧インターフェースとして機能すると共に、ラッチ回路LATが非アクティブである場合にクロック信号ckの入力が停止されて、クロック信号線の負荷軽減および消費電力の低下が図られる。 - 特許庁

A control circuit 115 supplies a clock signal to the input conversion circuit 111 and the A/D conversion circuit 114, performs the control on the basis of the clock, inputs the value of the apparent power from the A/D conversion circuit 114, and outputs it to a display circuit 116.例文帳に追加

制御回路１１５は、入力変換回路１１１およびＡ−Ｄ変換回路１１４にクロック信号を供給し、該クロックに基づいて制御を行い、Ａ−Ｄ変換回路１１４から皮相電力値を入力し、表示回路１１６に出力する。 - 特許庁

The second pull-down circuit 42 includes a transistor Q5A using the gate of first transistor Q1 as the input end and discharging a first node according to the output of inverter to be actuated by a clock signal/CLK having a phase different from that of the first clock signal CLK.例文帳に追加

第２プルダウン回路４２は、第１トランジスタＱ１のゲートを入力端とし、上記第１クロック信号ＣＬＫとは位相の異なるクロック信号／ＣＬＫにより活性化されるインバータの出力に応じて第１ノードを放電するトランジスタＱ５Ａとを含む。 - 特許庁

To provide a high-speed optical clock regenerating device of simple configuration, with which as clock is accelerated (1), an input optical signal is not superimposed on an output optical signal (2) and output can be prevented from being lowered (3), by solving the problems in conventional technology.例文帳に追加

上述の従来技術における問題点を解消し、 クロックの高速化を実現し、 入力光信号が出力光信号に重畳せず、 出力の低下を防ぐことができる、簡易な構成の高速な光クロック再生装置を提供する。 - 特許庁

To provide a clock signal recovery circuit that enables synchronization discrimination section to prevent wrong synchronization discrimination due to a noise, so as to prevent operation in following to the noise and attain initial acquisition in a short time when no input data being received data are lost in a PLL for clock recovery.例文帳に追加

クロック再生のためのＰＬＬで、受信データである入力データがなくなった場合に、同期判定部において雑音による誤った同期判定を防止し、雑音に追従して動作することを防止すると共に、短時間で初期捕捉を可能とする。 - 特許庁

Furthermore, a band pass filter extracting the wobble frequency is provided with a function in which the pass band is almost proportional to a clock input, furthermore, a function in which a proportion coefficient of the pass band and the clock frequency is switched depending on the CD-R/RW, the DVD-R/RW, and the DVD-RAM, is provided.例文帳に追加

さらに、ウォブル周波数を抽出する帯域通過フィルタにおいて通過帯域をクロック入力に略比例する機能を具備し、さらにCD-R/RWとDVD-R/RWおよびDVD-RAMで通過帯域とクロック周波数との比例係数を切り替える機能を具備する。 - 特許庁

The PLL circuit has a voltage control oscillator 14 for generating the feedback clock signal of a frequency corresponding to a control amount, and a differential control circuit 18 for detecting a phase difference between an input signal and the feedback clock signal and outputting the control amount corresponding to the phase difference.例文帳に追加

ＰＬＬ回路は、制御量に応じた周波数の帰還クロック信号を生成する電圧制御発振器１４と、入力信号と帰還クロック信号の位相差を検出して、位相差に応じた制御量を出力する差分制御回路１８とを有する。 - 特許庁

To provide a semiconductor device that can realize high-speed operation and low power consumption by building up a PLL circuit, that employs ring oscillators of a plurality of stages to generate a latch clock signal with a frequency of a plurality of multiple, without multiplying an input clock signal.例文帳に追加

入力クロック信号を逓倍せず、複数段のリングオシレータによって複数倍の周波数のラッチクロック信号を生成するＰＬＬ回路を構築して、高速動作および低消費電力化を実現することができる半導体装置を提供する。 - 特許庁

However, when a clock supply circuit 6 is suspending clock supply or when the signal potential of an input signal Din from a signal supply source 3 is fixed, the power-supply voltage of the first logic circuit 21 is lowered to the power-supply voltage VDD1.例文帳に追加

しかしながら、クロック供給回路６がクロックの供給を停止している時、又は信号供給源３からの入力信号Ｄｉｎの信号電位が固定されている時には、第１論理回路２１の電源電圧を第１の電源電圧ＶＤＤ１に下げる。 - 特許庁

A clock CLK is applied to flip-flops 5a, 5b as resistor circuits into which output data from a test circuit 4 are input together with a circuit block 3, and an output signal changing synchronously with the clock CLK is inputted into a buffer circuit 6 as a test object circuit.例文帳に追加

回路ブロック３と共に、テスト回路４の出力データが入力されるレジスタ回路としてのフリップフロップ５ａ、５ｂには、クロックＣＬＫが印加され、クロックＣＬＫに同期して変化する出力信号は、テスト対象回路としてのバッファ回路６に入力される。 - 特許庁

To perform AD conversion of even a moving image signal from AV equipment etc., with high definition without causing a phase shift of a sampling clock in a display device equipped with an AD conversion unit which converts an input analog video signal into a digital signal based upon the sampling clock.例文帳に追加

入力アナログビデオ信号をサンプリングクロックに基づきデジタル信号に変換するＡＤ変換部を備えた表示装置において、ＡＶ機器等からの動画信号においても、サンプリングクロックの位相ずれを起こすことなく高精細なＡＤ変換を行う。 - 特許庁

A doubly multiplexed computation clock is provided for a clock of the reception input signals to form a plurality of reception beams PΣ and PΔ multiplexed in the time direction as switching a coefficient between WΣ2 and WΔ3 during one sampling period.例文帳に追加

そして、受信入力信号のクロックに対して２倍に多重化した演算クロックを与え、一つのサンプリング期間内に係数をＷΣ２，ＷΔ３に切り換えつつ、時間方向に多重化した複数の受信ビームＰΣ，ＰΔを形成するようにした。 - 特許庁

While the counter section 14 counts the period, the pattern generating section 11 previously generates a pattern being input to the memory under test 20, and when the counter section 14 completes the count, a clock mask section 15 interrupts the feed of a reference clock CLK to the pattern generating section 11.例文帳に追加

カウンタ部１４が計時している間、パターン発生部１１は被試験メモリ２０に与えるパターンを予め進めておき、カウンタ部１４の計時が終了した時点でクロックマスク部１５がパターン発生部１１への基準クロックＣＬＫの供給を中断する。 - 特許庁

More specifically, the DFFs 11, 12, 13, 14 fetch and hold data from a data input terminal D in synchronism with the rising of the reference clock CLK, and then output it from a data output terminal Q in synchronism with the rising of the next reference clock CLK.例文帳に追加

つまり、ＤＦＦ１１，１２，１３，１４は、基準クロックＣＬＫの立ち上がりに同期して、データ入力端子Ｄからあるデータを取り込んで保持し、次の基準クロックＣＬＫの立ち上がりに同期してそのデータをデータ出力端子Ｑから出力する。 - 特許庁

Accordingly, a clock signal is generated from the AND circuit 143 at the time of initialization when the shift register 142 should act and is inputted into the shift register 142, so that there is no need to separately arrange a clock signal input terminal, and the number of terminals can be reduced.例文帳に追加

従って、シフトレジスタ１４２が動作すべき初期化時にＡＮＤ回路１４３からクロック信号が発生され、シフトレジスタ１４２に入力されるため、新たにクロック信号入力端子を設ける必要がなく、端子数を減らすことが可能となる。 - 特許庁

A performance control board 80 defines timekeeping values of present date/hour by a real-time clock as standard values based on an input of a date/hour standard value command from a connector 801, or an existing constitution to be input with a performance control command.例文帳に追加

演出制御基板８０において、演出制御コマンドが入力される既存の構成であるコネクタ８０１から日時標準値コマンドを入力させることに基づいて、リアルタイムクロックによる現在日時の計時値を標準値に設定する。 - 特許庁

To provide a signal synchronous circuit wherein the number of steps of flip-flops is reduced as compared with a conventional case by avoiding metastable state in a case that duty ratio of an input signal is not constant and a frequency of the input signal is close to that of a clock signal.例文帳に追加

入力信号のデューティー比が一定でなく、入力信号の周波数とクロック信号の周波数が近い場合に、メタステーブル状態を回避させたうえで、従来よりもフリップフロップの段数を減らした信号同期回路を提供する。 - 特許庁

To initialize an external circuit to which a signal is input from at least a function block, when a clock input to the function block is stopped in an integrated circuit including a CPU and the function block which outputs the signal to the outside.例文帳に追加

中央演算装置と外部へ信号を出力する機能ブロックとを備えた集積回路において、機能ブロックに入力されるクロックが停止される際には、少なくともその機能ブロックから信号が入力される外部回路を初期化すること。 - 特許庁

To provide an input signal judgment method and a multiple operation unit system capable of suitably absorbing difference of judgment results when a plurality of operation units use individual clock and judge a condition of the same input signal.例文帳に追加

複数の演算ユニットで各別のクロックを用いて同一の入力信号の状態を判定する場合であれ、それら判定結果の食い違いを好適に吸収することのできる入力信号判定方法及びマルチ演算ユニットシステムを提供する。 - 特許庁

The clock extractor circuit has an oscillator circuit using a three-input logic circuit, instead of a two-input logic circuit and inputs received data to the oscillator circuit after delaying the data by a fixed time.例文帳に追加

クロック抽出回路における発振回路に使用する論理回路として、２入力論理回路の代わりに３入力論理回路を使用し、受信データを固定的な時間だけ遅らせて発振回路に入力させるクロック抽出回路である。 - 特許庁

To reduce manufacturing cost by stably generating a synchronization signal even to a low-quality input optical signal, improving phase error detection sensitivity to a clock signal possessed by the input optical signal, and reducing timing jitters of the synchronization signal.例文帳に追加

低品質の入力光信号に対しても、安定して同期信号を発生するとともに、入力光信号が有するクロック信号に対する位相誤差検出感度を高くし、同期信号のタイミングジッタを低減し、製造コストを削減することである。 - 特許庁

The delay amounts of each of combination circuits 13, 14 are measured by setting a second input terminal 19B of a selector switch 19 to selection state, a first input terminal 20A of a selector switch 20 to selection state, and by transitioning the phase of a test clock TCK.例文帳に追加

切替スイッチ１９は第２入力端子１９Ｂを選択状態、切替スイッチ２０は第１入力端子２０Ａを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路１３、１４のそれぞれの遅延量を測定する。 - 特許庁

An 8-input 1-output multiphase clock switching circuit is realized by the first to seventh selector circuit parts which select two input signals, and each selector circuit part is provided with an internal selector circuit 20 and a switching control circuit 30.例文帳に追加

２つの入力クロック信号をそれぞれ選択する第１〜第７のセレクタ回路部により８入力１出力の多相クロック切り替え回路が実現され、各セレクタ回路部は、内部セレクタ回路２０および切り替え制御回路３０を具備する。 - 特許庁

The semiconductor integrated circuit is provided with an input/output cell 1 having a flip-flop which latches a data signal output from an internal cell or a data signal input from the outside in synchronization with an operation clock signal of the internal cell.例文帳に追加

半導体集積回路は、内部セルの動作クロック信号に同期して当該内部セルから出力されたデータ信号又は外部から入力されたデータ信号をラッチするフリップフロップ（１０）を有する入出力セル（１）を備えている。 - 特許庁