「clock input」に関連した英語例文の一覧と使い方(25ページ目) - Weblio英語例文検索

The master device 10 includes an inner clock generating circuit 11 generating a master side clock signal CLKM, input circuits 121 to 12m sampling the transmission data signal in response to it and a phase comparing circuit generating a phase adjustment instructing signal SADJOUT based on a timing reference signal and the master side clock signal, and the phase adjusting circuit adjusts the phase of the slave side clock signal CLKSOUT corresponding to the phase adjustment instructing signal.例文帳に追加

マスタデバイス１０は、マスタ側クロック信号ＣＬＫ_Ｍを生成する内部クロック発生回路１１と、それに応答して伝送データ信号をサンプリングする入力回路１２_１〜１２_ｍと、タイミング基準信号とマスタ側クロック信号とに基づいて位相調整指示信号Ｓ_ＡＤＪ^ＯＵ^Ｔを生成してスレーブ側クロック信号ＣＬＫ_Ｓ^ＯＵＴの位相を調整する。 - 特許庁

To obtain a clock generation circuit having a PLL circuit and capable of evading the generation of abnormality at the switching of clocks independently of the signal levels of a current reference frequency dividing clock and a switched reference frequency dividing clock and the signal level of a comparing frequency dividing signal at the switching of clocks, and capable of sharply easing limitation in frequencies to be used for an input reference clock.例文帳に追加

クロック切り替え時において、現状の基準分周クロックと切り替わり先の基準分周クロックの信号レベルや、比較分周信号の信号レベルに関わらず、クロック切り替え時の異常を回避することができ、更に入力基準クロックに用いる周波数の制限を大幅に緩和することができる、ＰＬＬ回路を有したクロック生成回路を得る。 - 特許庁

The semiconductor device operates according to an internal clock based on the system clock, inputs/outputs data synchronized with the internal clock, and has a phase-locked loop for generating the internal clock and a switch element for switching delay paths to be inserted in a feedback loop with respect to the phase-locked loop on the basis of data input/output of the semiconductor device.例文帳に追加

半導体装置は、システムクロックに基づいた内部クロックで動作し、前記内部クロックに同期してデータを入出力する半導体装置であって、前記内部クロックを生成する位相同期回路と、前記半導体装置のデータの入出力に基づいて、前記位相同期回路に対するフィードバックループに挿入される遅延パスを切り替えるスイッチ素子とを有する。 - 特許庁

Moreover, by providing a function for switching the operating clock of one of input/ output ports inside the compound function module 7, the efficiency in data transfer between the on-chip bus and the input/output port can be improved as well.例文帳に追加

さらに、複合機能モジュール７内に入出力ポートの一方の動作クロックを切り替える機能を備えることにより、オンチップバスと入出力ポートとの間のデータ転送効率も向上させることができる。 - 特許庁

After xN-bit path selection information for radix -2^x is input with respect to a shift register 81 per clock and the amount corresponding to input k is stored, the amount of path selection information (kxN bits) is written at an address of a path memory RAM 82.例文帳に追加

シフトレジスタ８１に対しては、radix-2^xのパス選択情報が１クロックあたりxNビットずつ入力され、k入力分蓄積された後、kxNビットのパス選択情報がまとめてパスメモリ用RAM８２の１アドレスに書き込まれる。 - 特許庁

A coding frame pulse generating means 9 uses a video input frame pulse 105 to set once a reference phase, subsequently frequency-divides a prescribed number of video input clocks 104 and generates a coded frame pulse 106 by using a self-running clock.例文帳に追加

符号化フレームパルス生成手段9は、映像入力フレームパルス105により一度基準位相を設定し、その後は、映像入力クロック104を所定数だけ分周して、自走で符号化フレームパルス106を生成する。 - 特許庁

When a clock signal CK is 'L', an input changeover switch 2 is switched to an input voltage Vi side and PMOSs 6 and 7 are also turned on to set the electric potential of an internal node NA in a threshold voltage Vt of an inverter 4.例文帳に追加

クロック信号ＣＫが“Ｌ”のとき、入力切替スイッチ２は入力電圧Ｖｉ側に切り替えられると共に、ＰＭＯＳ６，７がオンとなって内部ノードＮＡの電位は、インバータ４の閾値電圧Ｖｔにセットされる。 - 特許庁

A counter 3 counts the number of input pulses of a clock (a) which is synchronized with the time slot of the input frame, and then outputs the count to the memory 1 as a write address and outputs the count to a memory 2 as a read address.例文帳に追加

カウンタ３は、入力フレームのタイムスロットに同期したクロックａの入力パルス数を計数し、その計数値をメモリ１に書込みアドレスとして出力すると共に、メモリ２に読み出しアドレスとして出力する。 - 特許庁

A plurality of signal processing parts including a counter part 209 and a latch/encoder part 212 output a digital value corresponding to the running position of a pulse according to an input sampling clock corresponding to a different input level range, and output a digital value corresponding to the running position of the pulse.例文帳に追加

カウンタ部209およびラッチ・エンコーダ部212を含む複数の信号処理部は、異なる入力レベルの範囲に対応し、入力されるサンプリングクロックに従って、パルスの走行位置に応じたデジタル値を出力する。 - 特許庁

An A/D conversion part 88 converts an analog current value input from the LPF 86 into a digital value in accordance with a sampling clock input from a processing control part 90, and outputs the digital value to the processing control part 90.例文帳に追加

Ａ／Ｄ変換部８８は、処理制御部９０から入力されるサンプリングクロックに応じて、ＬＰＦ８６から入力されるアナログの電流値をデジタル値に変換し、処理制御部９０に対して出力する。 - 特許庁

A write command discriminating circuit 26 generates a first enable signal DSZ to active data input and clock signal input buffers 11 and 12 when the command COM inputted from the buffer 22 is a write command.例文帳に追加

ライトコマンド判定回路２６は外部コマンド入力バッファ２２から入力した外部コマンドCOMがライトコマンドであるとき、データ入力及びクロック信号入力バッファ１１，１２を活性化する第１のイネーブル信号DSZを生成する。 - 特許庁

The circuit includes a 1st circuit 30 and a 2nd circuit 40 provided with delay elements 31a, 31b delaying input data, delay elements 33a, 33b delaying an input clock signal and a logic circuit section 35.例文帳に追加

入力データを遅延する遅延素子３１ａ、３１ｂと、入力クロック信号を遅延する遅延素子３３ａ、３３ｂと、論理回路部３５とを具えた第１の回路３０および、第２の回路４０を含む。 - 特許庁

The units each boosts a positive or negative voltage input to the unit of an initial stage by sequentially transferring charges from the input terminal to the output terminal in response to clock signals phi1 to phi4.例文帳に追加

各昇圧ユニットは、クロック信号ｐｈｉ１〜ｐｈｉ４に応答して、入力端子から出力端子に順次電荷を転送して初段の昇圧ユニットに入力された正または負の電圧を昇圧する。 - 特許庁

The testing circuit also comprises a flip-flop 6 inputting at its data input terminal the output signal from the gate 5 and inputting at its clock signal input terminal the signal frequency divided by 1/n by the divider 2.例文帳に追加

更に、ＡＮＤ回路５からの出力信号がデータ入力端子に入力され分周器２により１／ｎ分周された信号がクロック入力端子に入力されるフリップフロップ６が設けられている。 - 特許庁

A best quality phase information storage circuit 10 stores digital phase information when the clock selected in an input selection circuit 5 has the highest quality even after an operation is started and selection input is not cut.例文帳に追加

最良品質位相情報記憶回路10は、入力選択回路5で選択しているクロックが運用開始後最も高いクォリティを持ちかつ選択入力が断でない場合のディジタル位相情報を記憶する。 - 特許庁

The display controller detects, from input data, a horizontal blanking start signal BS, a horizontal blanking end signal BE, image size information or the like, and stores pixel data in a buffer in synchronization with an input clock signal.例文帳に追加

表示制御装置は、入力データから、水平ブランキング開始信号ＢＳ、水平ブランキング終了信号ＢＥ、画像サイズ情報等を検出し、画素データを入力クロック信号に同期してバッファに記憶する。 - 特許庁

The outputs of the pulse output circuits 13 to 16 are passed through an AND gate 17 to become the clock input of a one-bit holding circuit 19 and passed through an OR gate 18 to become the reset input of the one-bit holding circuit 19.例文帳に追加

パルス出力回路１３−１６の出力は、ＡＮＤゲート１７を通じて１ビット保持回路１９のクロック入力となり、かつ、ＯＲゲート１８を通じて１ビット保持回路１９のリセット入力となる。 - 特許庁

On the basis of the playback clock supplied from the first interface section 21a, the second interface section 21b extracts data from a second input video signal, transmitted differentially, synchronously to the first input video signal.例文帳に追加

第２のインタフェース部２１ｂは、第１のインタフェース部２１ａから供給される再生クロックに基づいて、第１の入力映像信号に同期して差動伝送される第２の入力映像信号からデータを取り出す。 - 特許庁

For example, there are provided: a clock data determination circuit CD_JGE for receiving an input data signal DIN and a clock signal CLK to output a reproduction data signal DATA and phase comparison signals EARLY, LATE; and a clock signal generation circuit CLK_GEN generating the CLK, where a phase is corrected based on EARLY, LATE.例文帳に追加

例えば、入力データ信号ＤＩＮとクロック信号ＣＬＫを受けて再生データ信号ＤＡＴＡおよび位相比較信号ＥＡＲＬＹ，ＬＡＴＥを出力するクロック・データ判定回路ＣＤ＿ＪＧＥと、ＥＡＲＬＹ，ＬＡＴＥに基づいて位相を修正したＣＬＫを発生するクロック信号発生回路ＣＬＫ＿ＧＥＮを設ける。 - 特許庁

The clock regeneration circuit is constituted of: at least one differential circuit which amplifies two input data to output differential data; and a clock component generation circuit which is cascaded with the differential circuit and extracts clock signal components based on difference of intersection voltage between reference voltage and differential output data.例文帳に追加

２入力データを増幅し、差動データを出力する少なくとも１つの差動回路と、この差動回路と縦続接続され、基準電圧と差動出力データとの交点電圧の差に基づきクロック信号成分を抽出するクロック成分発生回路、とで構成されたことを特徴とするクロック再生回路。 - 特許庁

The delay time adjusting part receives the reference clock signal, precisely adjusts the delay time in response to the error control signal generated from the phase detector, generates the input clock signal and the shift signal indicating the delay time for increasing, decreasing the reference clock signal and adjusts the number of the first delay devices.例文帳に追加

遅延時間調節部は、基準クロック信号を受信し、位相検出器から発生する誤差制御信号に応答して遅延時間を精密に調節し、基準クロック信号が増減される遅延時間を示す入力クロック信号及びシフト信号を発して第１遅延素子の個数を調節する。 - 特許庁

To perform phase adjustment of a sampling clock without necessity for a specific pattern of an input signal in a picture display device which generates the sampling clock synchronized with a dot clock used for generating an analog signal such as an output picture of a personal computer.例文帳に追加

パソコン出力画像等のアナログ映像信号の生成に用いられたドットクロックに同期したサンプリングクロックを生成し、該アナログ映像信号をデジタル信号に変換して表示を行う画像表示装置において、特定パターンの入力信号を必要とせずにサンプリングクロックの位相調節を実施できるようにする。 - 特許庁

A phase comparator 13 is disconnected from a DLL loop by a switching circuit 15, a counter 14 starts counting by a rise edge of an output clock CLK2 of a first variable delay circuit 11, and the counting is stopped by an edge of a rise clock of an input clock CLK1 into the first variable delay circuit 11.例文帳に追加

切換回路１５によって位相比較器１３をＤＬＬループから切り放しておき、第１可変遅延回路１１の出力クロックＣＬＫ２の立上りエッジによってカウンタ１４のカウントを開始し、第１可変遅延回路１１への入力クロックＣＬＫ１の立上りクロックのエッジによってそのカウントを停止させる。 - 特許庁

The transmission device 1 is configured to calculate a delay amount in a priority input buffer 11-1 for an IP packet including clock information required for synchronizing a receiving-side clock with a transmission-side clock, form a frame by being capsulated in a TLV packet and stored in a slot, and transmit a modulation signal to the receiving device 2.例文帳に追加

送信装置１は、受信側のクロックを送信側のクロックに同期させるために必要なクロック情報を含むＩＰパケットに対し、優先用入力バッファ１１−１において遅延量を算出し、ＴＬＶパケットにカプセル化し、スロットに格納してフレームを構成し、変調信号を受信装置２へ送信する。 - 特許庁

A clock frequency of the modulator is set to a value of constant multiples of a clock signal of an original signal which should be transmitted before modulation, bit length of input data is extended to the same magnification as that of the clock frequency inside the modulator, and a dummy signal with a different logic is mixed with "0" or "1" before the modulation to be transmitted.例文帳に追加

変調器のクロック周波数を変調前の伝送すべきオリジナル信号のクロック周波数の定数倍の値に設定し、変調器内部で入力データのビット長をクロック周波数と同じ倍率に拡張し、変調前の“０”あるいは“１”に対して論理の異なるダミー信号を混合させて送信する。 - 特許庁

To quickly execute phase synchronization, to adjust a phase difference without depending on an output load based on clock signal distribution or the like and to attain low skew and low power consumption in a timing control circuit for synchronizing a phase difference between an input clock signal and an output clock signal.例文帳に追加

入力クロック信号と出力クロック信号の位相差を同期させるタイミング制御回路において、高速に位相同期を行い、クロック信号分配等による出力負荷に依存せずに位相差を調整することができ、低スキューかつ低消費電力を実現できるタイミング制御回路装置の提供。 - 特許庁

When oscillation of a second clock signal 11 is stopped to do away with input to a logic circuit 1, this clock oscillation stop detection function-equipped encoder detects the oscillation stop by the clock oscillation stop detection circuit 1A, and outputs the alarm signal 20 to prevent the runaway on the device side.例文帳に追加

本発明によるクロック発振停止検出機能付きエンコーダは、第２クロック信号(11)の発振が停止されロジック回路(1)への入力がなくなった場合、この発振停止をクロック発振停止検出回路(1A)で検出し、アラーム信号(20)を出力することにより装置側の暴走を防止する構成である。 - 特許庁

In the work clock setting apparatus provided with a reference input/output system 10 and a work clock generator IC 22, the work clock generator IC 22 is provided with a control logic unit 220, a phase lock circuit frequency development unit 222, a quartz oscillator unit 224, a frequency control unit 226, a memory unit 228, and a detection control unit 230.例文帳に追加

基本入出力システム１０と、ワーク・クロック・ジェネレータＩＣ２２とを備え、その中では、ワーク・クロック・ジェネレータＩＣ２２には、さらに、コントロール・ロジック・ユニット２２０と、フェーズ・ロック回路周波数展開ユニット２２２と、石英オシレータ・ユニット２２４と、周波数コントロール・ユニット２２６と、メモリ・ユニット２２８と、検出コントロール・ユニット２３０とを備えている。 - 特許庁

To control a jitter influence included in a clock generated by a PLL circuit to the minimum in a digital system which regards the clock generated by the PLL circuit as a reference clock, applies a digital process by converting an analog signal of an input signal into a digital signal, and outputs the processed result by converting it into the analog one.例文帳に追加

ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムにおいて、ＰＬＬ回路が発生するクロックに含まれるジッタの影響を最小限に抑制すること。 - 特許庁

A memory access control is coupled to the rate control input and is responsive to the rate control signal, an external memory clock, and the external memory clock for causing the microprocessor to access the external memory in synchronism with the external memory clock when the external memory frequency is either equal to the microprocessor frequency or is one-half the microprocessor frequency.例文帳に追加

メモリアクセス制御は速度制御入力に結合されてかつ速度制御信号、内部マイクロプロセッサクロックおよび外部メモリクロックに応答して外部メモリ周波数がマイクロプロセッサ周波数と等しいかまたはマイクロプロセッサ周波数の２分の１である場合に外部メモリクロックと同期に外部メモリにアクセスすることを引起こす。 - 特許庁

To provide a SDRAM capable of shortening the waiting time by the time difference between the arrival time of an instruction and an address and the arrival time of a system clock and safely transmitting the instruction and the address to every SDRAM in one clock cycle time even if the frequency of the system clock is increased, and to provide an instruction and address input method therefor.例文帳に追加

命令及びアドレスの到着時間とシステムクロックの到着時間との時間差だけの待ち時間を短縮し、かつシステムクロックの周波数が増加しても１つのクロックサイクルタイム内に命令及びアドレスをあらゆるSDRAMに安全に伝達可能にするSDRAM並びにその命令及びアドレス入力方法を提供すること。 - 特許庁

To provide a clock compensation circuit for a synchronous bus allowing mounting of a clock signal, data and an address signal by the same wiring specifications by IO controllers, without requiring mounting of the clock signal between the respective IO controllers by equal-length wiring specifications even if the number of the input/output (IO) controllers connected to an IO bus increases.例文帳に追加

ＩＯバスに接続する入出力（ＩＯ）制御装置が増加しても、各ＩＯ制御装置間のクロック信号の等長配線仕様で実装する必要はなく、クロック信号とデータおよびアドレス信号を各ＩＯ制御装置別に同一配線仕様で実装し得る同期バスのクロック補整回路を提供する。 - 特許庁

This device has a phase detection part 1, a detection phase holding part 2, an identification phase deciding part 3, a clock signal selection part 4, a state holding part 5 and a detection phase monitoring part 6, and extracts an output data signal S16 and an output clock signal from an input data signal S11 with N-phase clock signals S12-1... S12-N.例文帳に追加

位相検出部１、検出位相保持部２、識別位相決定部３、クロック信号選択部４、状態保持部５及び検出位相監視部６を備え、Ｎ相クロック信号Ｓ１２−１…Ｓ１２−Ｎによって入力データ信号Ｓ１１から出力データ信号Ｓ１６及び出力クロック信号を抽出する。 - 特許庁

To provide a serial communication apparatus including an interface circuit having a transmitter-receiver circuit that communicates with an internal circuit using a predetermined synchronous clock and a PLL circuit that generates the synchronous clock based on a reference clock to be input, thus preventing erroneous operations of the interface circuit and the internal circuit.例文帳に追加

内部回路との間で所定の同期クロックを用いて通信を行う送受信回路と、入力される基準クロックに基づいて上記同期クロックを発生するＰＬＬ回路とを備えたインターフェース回路を備えたシリアル通信装置において、インターフェース回路及び内部回路の誤動作を防止する - 特許庁

The semiconductor storage device includes a flash memory, a clock synchronization type DRAM, a control circuit which is bound to the flash memory and clock synchronization type DRAM, and controls access to the clock synchronization type DRAM and flash memory, and a plurality of input/output terminals bound to the control circuit.例文帳に追加

半導体記憶装置は、フラッシュメモリと、クロック同期型ＤＲＡＭと、前記フラッシュメモリ及び前記クロック同期型ＤＲＡＭに結合され、前記クロック同期型ＤＲＡＭ及び前記フラッシュメモリに対するアクセスを制御するための制御回路と、前記制御回路に結合された複数の入出力端子とを含む。 - 特許庁

The encoder clock signal is output by a clock generator 3 at any operating state, which is used at writing operation of the data to the optical disk, and the output encoder clock signal is input into SCFBPF 2 provided with the switched capacitor filter, which extracts the fundamental- frequency component of the wobble signal.例文帳に追加

クロックジェネレータ３によってどのような動作状態でも光ディスクへのデータの書き込み動作時に使用するエンコーダクロック信号を出力し、スイッチドキャパシタフィルタによって構成されたウォブル信号の基本周波数成分を抽出するＳＣＦＢＰＦ２にその出力されたエンコーダクロック信号を入力するようにした。 - 特許庁

A clock phase adjustment circuit 14 that varies a deviation in phase between a noise produced by a logic circuit section 7 through clock operation and a clock signal (c) to an A/D converter 6 by a setting instruction is provided to at least one input to the logic circuit section 7 or the A/D converter 6 acting like a processing circuit section.例文帳に追加

ロジック回路部７または処理回路部としてのＡ／Ｄコンバータ６の少なくとも一方の入力側に、ロジック回路部７がクロック動作することで発生するノイズとＡ／Ｄコンバータ６へのクロック信号ｃとの位相のずれ量を設定指示に応じて可変できるクロック位相調整回路１４を設けたものである。 - 特許庁

The shift register includes: a transistor Q1 for supplying a clock signal CLK of a first clock terminal CK1 to an output terminal OUT; a transistor Q5 connected between a node N1 which is a gate node of the transistor Q1, and a second clock terminal CK2; and a transistor Q9 connected between the node N1 and an input terminal IN.例文帳に追加

シフトレジスタは、第１クロック端子ＣＫ１のクロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１と、当該トランジスタＱ１のゲートノードであるノードＮ１と第２クロック端子ＣＫ２との間に接続するトランジスタＱ５と、ノードＮ１と入力端子ＩＮとの間に接続するトランジスタＱ９を備えている。 - 特許庁

At the time of transmission, transmission data outputted from a transmission part 102 are sent through a switch 105 to a transmission/reception path 106 and transmitted to an opposite side and are also inputted to the input of the clock reproduction circuit 103 through the switch 105 and the clock reproduction circuit 103 performs a clock reproduction operation in synchronism with the data on its side.例文帳に追加

送信時には送信部１０２から出力された送信データは、スイッチ１０５を通して送受信路１０６に送られ、相手側に伝送されると共に、スイッチ１０５を通してクロック再生回路１０３の入力にも入力され、クロック再生回路１０３は自分側のデータに同期してクロック再生動作を行う。 - 特許庁

The enable signal generation part 55 generates a second control signal input to a second clock gating circuit, based on a first control signal input to a first clock gating circuit positioned in a stage subsequent to a first branch point, and a position of a synchronizing circuit positioned in a stage subsequent to the first branch point.例文帳に追加

イネーブル信号生成処理部５５は、第１の分岐点よりも後段に位置する第１のクロックゲーティング回路に入力される第１の制御信号と、第１の分岐点よりも後段に位置する同期回路の位置とに基づいて、第２のクロックゲーティング回路に入力する第２の制御信号を生成する。 - 特許庁

In a normal operation, the pre-fetch selector 26 sequentially outputs the first data and the second data at the data input/output terminal within one clock period, while in a test mode, the pre-fetch selector 26 determines whether the first data and the second data coincide with each other and outputs the determined result at the data input/output terminal within one clock period.例文帳に追加

プリフェッチセレクタ２６は、通常動作時においては第１のデータと第２のデータとをクロック周期の１周期内に順次データ入出力端子に出力し、テストモードでは第１のデータと第２のデータとが一致するか否かを判定し、判定結果をクロック周期の１周期内にデータ入出力端子に出力する。 - 特許庁

Valid code data and invalid code data are input alternately to a register importing data, in synchronism with clock signals; the states of data values input to the register are monitored; and the clock signals are controlled so as to hold the valid code data by the register, each time it is determined that the data value is stabilized with the valid code data.例文帳に追加

クロック信号に同期してデータの取り込みを行うレジスタに対し、有効符号データと無効符号データとを交互に入力するとともに、当該レジスタに入力されるデータ値の状態を監視し、有効符号データで安定したと判定する毎に当該有効符号データをレジスタが保持するようクロック信号を制御する。 - 特許庁

A discriminant circuit 10 makes a comparison between undelayed sampling data obtained by sequentially latching the input digital display signal at the 1st edge of a PLL clock asynchronizing therewith and delayed sampling data obtained by sequentially latching at the 1st edge of an asynchronous clock by delaying the input digital display signal by a short period, and thereby discriminates whether both data coincide with each other.例文帳に追加

判別回路１０が、入力デジタル表示信号をこれと非同期のＰＬＬクロックの第１エッジで順次ラッチして非遅延サンプリングデータと、入力デジタル表示信号を微小期間遅延させ非同期クロックの第１エッジで順次ラッチして得た遅延サンプリングデータと、を比較して、両データが一致するかどうか判別する。 - 特許庁

A microcomputer (40) includes a plurality of the external terminals (51-1, 51-2, 52-1, 52-2, 53-1, 53-2), and data system function parts (11, 12) to handle data input and output through the external terminals, and a clock system function part (13) to handle a clock signal input and output through the external terminals.例文帳に追加

マイクロコンピュータ（４０）は、複数の外部端子（５１−１，５１−２，５２−１，５２−２，５３−１，５３−２）と、上記外部端子を介して入力又は出力されるデータを取り扱うデータ系機能部（１１，１２）と、上記外部端子を介して入力又は出力されるクロック信号を取り扱うクロック系機能部（１３）とを含む。 - 特許庁

A CDR circuit 310 includes: a frequency divider 320 that includes delay elements 312-1 to 312-4 and extracts a clock when triggered by a data input with periodic signal transitions inserted; and latches 315-1 to 315-8 that latches the input data signal in synchronism with the clock extracted by the frequency divider.例文帳に追加

ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 - 特許庁