「clock input」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

A delay circuit is provided with an edge detection circuit 1004 to detect transition time of rising or falling of an input signal 1001 based on multiple clock signals having different phases; and an output signal generation part 1015 to reproduce and output a signal waveform of the input signal, after lapse of predetermined delay time from the transition time of the detected input signal, based on a clock signal corresponding to the transition time of the input signal.例文帳に追加

遅延回路は、入力信号１００１の立ち上がり又は立ち下がりの遷移時刻を、位相の異なる複数のクロック信号に基づいて検出するエッジ検出回路１００４と、入力信号の遷移時刻に対応するクロック信号に基づいて、検出された入力信号の遷移時刻から所定の遅延時間経過後に、入力信号の信号波形を再現して出力する出力信号生成部１０１５と、を備える。 - 特許庁

The semiconductor integrated circuit is constituted by combining circuit blocks 102 each of which includes a basic circuit 30 of a flip-flop and a selector circuit 32 exclusively connecting an input of an actually operating clock and an input of a scan testing clock to an output terminal and in which a circuit having an output terminal of the selector circuit 32 connected to a clock terminal CKin of the basic circuit 30 can not be divided.例文帳に追加

フリップフロップの基本回路３０と、実働クロックの入力とスキャンテスト用クロックの入力とを排他的に出力端子に接続するセレクタ回路３２とを含み、基本回路３０のクロック端子ＣＫｉｎにセレクタ回路３２の出力端子が接続されている回路を分割できない回路ブロック１０２として、回路ブロック１０２を組み合わせることによって半導体集積回路を構成する。 - 特許庁

A picture signal is inputted at a timing according with an input synchronizing signal and an input clock, and the number of output clocks in a prescribed time at the time of input of the picture signal is counted, and an output synchronizing signal is generated on the basis of the counted number of output clocks.例文帳に追加

入力同期信号及び入力クロックに従ったタイミングで画像信号を入力し；画像信号を入力する際の所定の時間内における出力クロック数をカウントし；カウントされた出力クロック数に基づいて、出力同期信号を生成する。 - 特許庁

Input circuits 10, 11, 12 and 13 connected to an external input terminal PAD through resistive elements R1, R2, R3 and R4, respectively are activated in accordance with level transition of supplied clock signals CK 10, CK11, CK12 and CK13, respectively to obtain an input signal.例文帳に追加

外部入力端子ＰＡＤに抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４をそれぞれ介して接続される入力回路１０、１１、１２、１３は、それぞれ供給されるクロック信号ＣＫ１０、ＣＫ１１、ＣＫ１２、ＣＫ１３のレベル遷移に応じて活性化して入力信号を取り込む。 - 特許庁

A controller chip 33 and a non-volatile memory chip 34 connected to it are provided on a first face of a card substrate, while power supply terminals Vcc and Vss, a data input/output terminal DAT, a clock input terminal CLK, and a command input terminal CMD are provided on a second face.例文帳に追加

カード基板の第１面にコントローラチップ（３３）とそれに接続された不揮発性メモリチップ（３４）とを有し、カード基板の第２面に、電源端子（Ｖｃｃ，Ｖｓｓ）、データ入出力端子（ＤＡＴ）、クロック入力端子（ＣＬＫ）、コマンド入力端子（ＣＭＤ）とを有する。 - 特許庁

Clock data recovery units 12_1 to 12_n recover input data D1 to Dn and supply the data to buffers 14_1 to 14_n, recover clocks from the input data D1 to Dn, detect data rates X1 to Xn (bps) of the input data D1 to Dn from the recovered clocks to inform a CPU 16 about them.例文帳に追加

クロック・データ再生装置１２_１〜１２_ｎは、入力データＤ１〜Ｄｎを再生してバッファ１４_１〜１４_ｎに印加し、入力データＤ１〜Ｄｎからクロックを再生し、その再生クロックからデータＤ１〜ＤｎのデータレートＸ１〜Ｘｎ（ｂｐｓ）を検出し、ＣＰＵ１６に通知する。 - 特許庁

A phase state generating section of the code state generating section 36 sets a shift register section to an initial state on the basis of input contents and thereafter outputs a control clock to the shift register section by each period of a second clock from a multiplying circuit section 38.例文帳に追加

コード状態生成部３６の位相状態生成部は、入力内容に基づいてシフトレジスタ部を初期状態に設定してから、逓倍回路部３８からの第２クロックの周期毎に制御クロックを前記シフトレジスタ部に出力する。 - 特許庁

A timing circuit (255) for generating a first signal (208) indicative of the time the clock signal is low and a second signal (244) indicative of the time the clock signal is high provides an input to a comparison circuit (265) for comparing the first signal (208) and the second signal (244).例文帳に追加

クロック信号が低である時間を示す第１の信号(208)およびクロック信号が高である時間を示す第２の信号(244)を生成するタイミング回路(255)は、第１の信号(208)を第２の信号(244)と比較する比較回路(265)に対し、入力を供給する。 - 特許庁

The output of an exclusive NOR circuit 6 for inputting the output voltages of the input buffers 3-1 and 3-2 and the output of an AND circuit 8 with a clock 7 for synchronous transfer as two inputs are inputted to the clock terminal of the F/F 9.例文帳に追加

入力バッファ３−１，３−２の出力電圧を入力するエクスクルーシブ・ＮＯＲ回路６の出力と同期転送用クロック７を２つの入力とするＡＮＤ回路８の出力はＦ／Ｆ９のクロック端子に入力される。 - 特許庁

A start detecting sensor 71a is connected to a D terminal of the monitor circuit 182 via a waveform shaping circuit 183 and an input/output port 155, and a second clock circuit 181 is connected to a clock terminal of the monitor circuit 182 via an inverter 184.例文帳に追加

監視回路１８２には、Ｄ端子にスタート検出センサ７１ａが波形整形回路１８３及び入出力ポート１５５を介して接続され、ＣＬＫ端子に第２クロック回路１８１が反転器１８４を介して接続されている。 - 特許庁

When an apparatus equipped with such a DLL circuit is powered ON, an internal oscillation circuit 80 generates clocks of a number corresponding to the number of delay units needed to put the input clock CLK and output clock OCLK in phase with each other.例文帳に追加

ＤＬＬ回路を備える機器の電源立ち上げ時には、内部発振回路８０によって、入力クロックＣＬＫと出力クロックＯＣＬＫとの位相を合わせるために必要な遅延ユニットの数に対応したクロック数のクロックを生成する。 - 特許庁

A semiconductor integrated circuit has an external interface circuit, and the external interface circuit has a clock generation circuit (100) which inputs and outputs the data string divided for every fixed cycle and generates a synchronizing clock signal for use in synchronization of data input/output.例文帳に追加

半導体集積回路は外部インタフェース回路を有し、外部インタフェース回路は、一定周期毎に区切られたデータ列を入出力し、データ入出力の同期化に用いる同期クロック信号を生成するクロック発生回路（１００）を有する。 - 特許庁

Because the DLL adjusts the phase shifter until the output of the phase detector is high 50% of the time, on average, the relationship of the DLL output clock to the input reference clock depends only on the type of phase detector used.例文帳に追加

ＤＬＬが、位相検出器の出力が平均で５０％の時間だけハイになるまでフェーズ・シフタを調整するので、ＤＬＬ出力クロックの入力基準クロックとの関係は、使用される位相検出器のタイプにしか依存しない。 - 特許庁

Once the input clock monitor part detects variation in delay time of the transmission line (a), the base station 11 switches the signal on which the synchronous clock generation is based from the 1PPS signal (a) to the 1PPS signal (b) with which no variation of the transmission line is caused.例文帳に追加

入力クロック監視部が伝送路ａの遅延時間の変動を検出すると、基地局１１は、同期用クロックの生成のもととなる信号を、１ＰＰＳ信号ａから、伝送路の変動を生じていない１ＰＰＳ信号ｂに切り替える。 - 特許庁

When a clock signal V_i becomes high in the high state of a node N2, the clock signal V_i is input to the gate of a transistor TB1, and the node N2 and a node N3 are made conductive, thereby setting the node N3 to high.例文帳に追加

ノードＮ２がＨｉｇｈの状態において、クロック信号Ｖ_ｉがＨｉｇｈになると、クロック信号Ｖ_ｉはトランジスタＴＢ１のゲートに入力され、ノードＮ２及びノードＮ３が導通されることにより、ノードＮ３はＨｉｇｈとなる。 - 特許庁

Consequently, in a system incorporating a semiconductor memory, a frequency of a system clock can be made half without reducing a data input/output rate for the semiconductor memory, power consumption of a clock synchronizing circuit in a system can be reduced.例文帳に追加

この結果、半導体記憶装置が搭載されるシステムにおいて、半導体記憶装置に対するデータ入出力レートを下げることなく、システムクロックの周波数を２分の１にでき、システム内のクロック同期回路の消費電力を削減できる。 - 特許庁

A modulation circuit 40 modulates the frequency divided input clock signal CLKS corresponding to the delay control signals DCS1, DCS2, and a modulation signal MOD output from the modulation control circuit 50; and outputs a modulated clock signal CLKN.例文帳に追加

変調回路４０は、遅延制御信号ＤＣＳ１、ＤＣＳ２および変調制御回路５０から出力される変調信号ＭＯＤに応じて、分周入力クロック信号ＣＬＫＳを変調し、変調クロック信号ＣＬＫＮを出力する。 - 特許庁

Frequency modulation devices 11, 13 form image clocks 16, 17 based on setting values (variable magnification coefficients) input from setting registers 12, 14 corresponding to a reference clock signal Refclk generated by a reference clock generator 10.例文帳に追加

周波数変調デバイス１１，１３は、基準クロック発生部１０から発生された基準クロック信号Ｒｅｆｃｌｋと対応する設定レジスタ１２，１４から入力された設定値（変倍係数）に基づいて画像クロック１６，１７を生成する。 - 特許庁

To provide a semiconductor integrated circuit wherein a test stabilization waiting time and easiness of trouble diagnosis are taken into consideration when a high-speed clock signal same to that in a usual operation for the semiconductor integrated circuit is generated in an inside, in response to an input clock.例文帳に追加

入力クロックに応じて、半導体集積回路の通常動作時と同じ高速なクロック信号を内部生成した場合のテスト安定待ち時間と故障診断の容易性を考慮した半導体集積回路を提供する。 - 特許庁

A start bit determining section 12 determines a time of a start bit of a first character of a serial input signal SIN, and a communication rate selecting section 13 and a reception clock generating section 14 generate a reception clock signal RCK in accordance with the determination results.例文帳に追加

開始ビット測定部１２は直列入力信号ＳＩＮの第１文字の開始ビットの時間を測定し、通信速度選択部１３と受信クロック発生部１４は測定結果に従って受信クロック信号ＲＣＫを発生する。 - 特許庁

Respective pseudo-random number bit sequence generators 3a to 3c inside an error-rate measuring apparatus 1 generate transmission data (a) to (c) on the basis of clock pulses which are input from a clock generator 2, and they are output to digital modulation parts 4a to 4c connected at the outside.例文帳に追加

エラーレート測定装置１内の各擬似乱数ビット列発生器３ａ〜ｃは、クロック発生器２から入力されるクロックパルスに基づいて送信データａ〜ｃを生成し、外部に接続されたデジタル変調部４ａ〜ｃに出力する。 - 特許庁

When a decision is made that setting of a clock is requested (S11: YES), input for an authentication code is requested (S12); and when a decision is made that an inputted code can be authenticated (S14: YES), a screen for setting a clock is displayed (S16).例文帳に追加

時計の設定要求があると判断した場合（Ｓ１１：ＹＥＳ）、認証コードの入力を要求し（Ｓ１２）、入力された認証コードが認証できるものであると判断した場合（Ｓ１４：ＹＥＳ）、時計の設定画面を表示する（Ｓ１６）。 - 特許庁

First, an estimated transmission clock-time ts at which a frame is wirelessly transmitted is determined (S30-S90), and message authentication code (MAC) or electronic signature is generated (S100) based on a transmission message composed of input data and estimated transmission clock-time information.例文帳に追加

まず、フレームを無線送信する予測送信時刻ｔｓを決定し（Ｓ３０〜Ｓ９０）、入力データと予測送信時刻情報とから構成される送信メッセージに基づいて、メッセージ認証符号（ＭＡＣ）もしくは電子署名を生成する（Ｓ１００）。 - 特許庁

The CDR circuit 79 extracts a clock signal RCLK from the imaging signal SDT input through the signal line 49a to produce a data signal RSDT synchronizing to the extracted clock signal RCLK in phase.例文帳に追加

ＣＤＲ回路７９は、信号線４９ａを介して入力される撮像信号ＳＤＴからクロック信号ＲＣＬＫを抽出するとともに、抽出したクロック信号ＲＣＬＫに位相同期したデータ信号ＲＳＤＴを生成する。 - 特許庁

The scan chain 102 latches the scan data in synchronization with a first clock signal supplied to an SC external input terminal 113, and the scan chain 107 latches the scan data in synchronization with a second clock signal outputted by the SC control circuit 402.例文帳に追加

スキャンチェーン１０２はＳＣ外部入力端子１１３に供給される第１クロック信号に同期して、またスキャンチェーン１０７はＳＣ制御回路４０２が出力する第２クロック信号に同期してそれぞれスキャンデータをラッチする。 - 特許庁

The latch signal output circuit 174 synchronizes start winning signals SN for latch inputted from an input terminal D with the rising edge of the delay clock signals S2 inputted from the clock terminal Clk and outputs latch signals SL.例文帳に追加

ラッチ信号出力回路１７４は、入力端子Ｄから入力されるラッチ用始動入賞信号ＳＮを、クロック端子Ｃｌｋから入力される遅延クロック信号Ｓ２の立ち上がりエッヂに同期させ、ラッチ信号ＳＬを出力する。 - 特許庁

To provide a clock using circuit wherein the reference input voltage and current which is consumed with a function part are sensed, internal supply voltage is maintained to be constant, and maximum of power consumption of a circuit can be determined at an external part, and to provide a clock signal generating method.例文帳に追加

基準入力電圧及び機能部が消費する電流を感知して、内部電源電圧を一定に維持し、外部で回路の消費電力の最大値を決定することができるクロック使用回路、及びクロック発生方法が開示される。 - 特許庁

To provide a switching control circuit in which a timer is constituted of the counter having a small number of stages and then a desired brownout operation signal is obtained from the timer by generating a clock signal from an alternating current (AC) input signal and using it for the clock signal to a counter.例文帳に追加

交流（ＡＣ）入力信号からクロック信号を生成してそれをカウンタへのクロック信号に用いて少ない段数のカウンタでタイマーを構成し、該タイマーから所望のブラウンアウト動作信号を得るスイッチング制御回路を提供する。 - 特許庁

A circuit 2 for generating the modified clock signal from an input clock signal is provided by a delay line formed of digitally controlled delay line elements between DE1, DE2, DE3, DE4 which a state change propagates.例文帳に追加

入力クロック信号から変更されたクロック信号を発生するための回路２が遅延ラインによって設けられており、この遅延ラインは状態変化が伝わるＤＥ_1、ＤＥ_2、ＤＥ_3、ＤＥ_4間の、デジタル制御された遅延ライン要素によって形成されている。 - 特許庁

Each A/D converter 25 is supplied with a sampling clock which is generated by a clock generator 26 and has a period Ts as an N multiple of the predetermined time ΔT in an in-phase state and samples the input signal x(t) equivalently at a period Ts/N.例文帳に追加

各Ａ／Ｄ変換器２５には、クロック生成部２６によって生成された所定時間ΔＴのＮ倍の周期Ｔｓのサンプリングクロックが同相で与えられ、アナログ信号ｘ（ｔ）に対して等価的に周期Ｔｓ／Ｎのサンプリングが行なわれる。 - 特許庁

When the first port receives the optical input, the second port generates a photocurrent applied to the PLL, the fourth port receives a recovered clock generated by the PLL, and the third port creates demultiplexed data and generates an optical clock.例文帳に追加

第１のポートが光入力を受けると、第２のポートがＰＬＬに供給される光電流を発生し、第４のポートがＰＬＬにより発生されたクロックを受け取り、そして第３のポートが時間チャネル分離されたデータおよび光クロックを発生する。 - 特許庁

To provide a frequency controller that receives fluctuations in an input signal frequency before and after a mean value that gives no effect onto a clock signal extracted or synthesized, even when strong jitter is in existence in the input signal.例文帳に追加

入力信号に強いジッタが存在する場合でも、抽出される、または合成されるクロック信号に対して影響を及ぼさない、平均値前後の入力信号周波数変動を受け入れる装置を提供する。 - 特許庁

For the purpose of the fluctuation analysis, by measuring a frequency offset and a frequency drift rate related to an input signal from a reference clock and the periodic input data signal, a gamut (an allowable maximum range) of the fluctuation is displayed.例文帳に追加

変動分析のために、周期的な入力データ信号及び基準クロックから、その入力信号に関する周波数オフセット及び周波数ドリフト率を測定することによって、ふらつきのガマット（許容最大範囲）を表示する。 - 特許庁

A VCO input voltage modulation means (VIVMM) 260 is connected to the voltage control node (V_ctrl) 216, and modulates or adjusts a voltage at a VCO input voltage node in accordance with control to generate a spread spectrum clock.例文帳に追加

ＶＣＯ入力電圧変調手段（ＶＩＶＭＭ）(260)は、電圧制御ノード（Ｖ＿ｃｔｒｌ）(216)に接続され、ＶＣＯ入力電圧ノードの電圧を制御に従って変調すなわち調節し、スペクトル拡散クロックを生成する。 - 特許庁

An optical coupler 204 multiplexes the optical time division multiplexing signal input from an optical signal input part of the clock phase synchronization circuit 201 and a direct frequency shift modulation signal output from the direct modulation light source 203.例文帳に追加

光結合器２０４は、クロック位相同期回路２０１の光信号入力部から入力された光時分割多重信号と直接変調光源２０３から出力された直接周波数偏移変調信号とを合波する。 - 特許庁

The clock signal is counted by the counter 130 during the period from input of the input signal until output of the output signal from the measuring object circuit 110, to thereby measure the delay characteristic easily and accurately.例文帳に追加

入力信号が入力されてから測定対象回路１１０から出力信号が出力されるまでの間クロック信号をカウンタ１３０によって計数することにより、遅延特性を容易かつ正確に計測することができる。 - 特許庁

The 1st logic circuit 21 is composed of a DFF 211 which latches the input data with an inverted comparison clock and inputs and outputs them and an AND circuit 212 which performs AND operation between the input data and the inversion output of the DFF 211.例文帳に追加

第１の論理回路２１は、反転比較クロックで入力データをラッチして反転出力するＤＦＦ２１１と、入力データとＤＦＦ２１１の反転出力との論理積演算を行うアンド回路２１２とからなる。 - 特許庁

The key storage unit receives and stores calculation key data or storage key data as input key data in response to load enable signals and a clock signal, and outputs the stored input key data as the storage key data.例文帳に追加

キー保存部は、ロードイネーブル信号とクロック信号とに応答して、演算キーデータと保存キーデータのうちいずれか一つを入力キーデータとして受信して保存し、保存された入力キーデータを保存キーデータとして出力する。 - 特許庁

Two monostable/bistable circuits 1, 2 each employing one photo diode and two RTDs alternately read and store an optical input data signal on the basis of clock signals Vck1, Vck2 and a NOR circuit 3 sums the read optical input data signals.例文帳に追加

１個のフォトダイオードと２個のＲＴＤを使用した２個の単安定／双安定回路１，２において、クロック信号Ｖck１、Ｖck２によって光入力データ信号ＤＴを交互に読み取り保持して、論理和否定回路３で加算する。 - 特許庁

To provide a circuit that safely controls an image display device even if input of a pixel clock stops, and generates determination signals uniquely corresponding to a normal state and an abnormal state of an input signal.例文帳に追加

ピクセルクロックの入力が停止した場合でも画像表示装置を安全に制御できるとともに、入力される信号の正常状態及び異常状態に一意に対応した判定信号を生成する回路を提供する。 - 特許庁

To extract an optical clock signal from a high-speed input light signal that does not cause dependence on the plane of polarization of an input light signal and exceeds the upper-limit operation speed of an electronic device stably, even to fluctuation in wavelengths and a change in environmental temperature.例文帳に追加

入力光信号の偏波面依存性がなく、波長の変動や環境温度の変化に対しても、安定して電子デバイスの上限動作速度を超える高速入力光信号から光クロック信号を抽出できる。 - 特許庁

A unit register circuit 38 of a k stage has a set circuit which makes a reference point an H level with a pulse input, a reset circuit which makes the reference point an L level with the pulse input, and a circuit which synchronizes with a clock signal to output a pulse Pk at the H level of the reference point.例文帳に追加

第ｋ段の単位レジスタ回路３８は、パルス入力で基準点をＨレベルにするセット回路、Ｌレベルにするリセット回路、基準点のＨレベル時にクロック信号に同期しパルスＰｋを出力する回路を有する。 - 特許庁

The control signal line 305 of a printer controller is connected to the input terminal of a three state buffer 303, and the control signal line 305 is also connected to the D input terminal of a flip flop 602 operated by an FFCK clock.例文帳に追加

プリンタ・コントローラのコントロール信号線３０５をスリーステート・バッファ３０３の入力端子に接続すると同時に、ＦＦＣＫクロックによって動作するフリップ・フロップ６０２のＤ入力端子にも、コントロール信号線３０５を接続する。 - 特許庁

The inspecting circuit section 5 converts the data input serially in a clock cycle via an inspection data input terminal 10 into a parallel state, and the converted data for inspection is level-converted by a level shift circuit 9 and is provided to the circuit section 4 to be inspected.例文帳に追加

そして、検査回路部５は、検査データ入力端子１０を介してクロック同期でシリアルに入力されるデータをパラレルに変換して、変換した検査用データをレベルシフト回路９でレベル変換して被検査回路部４に与える。 - 特許庁

This semiconductor device is equipped with the measuring object circuit 110, an EXOR circuit 120, a counter 130, an input terminal 101, an output terminal 102, a clock signal input terminal 103, and a counted value output terminal 104.例文帳に追加

本発明の半導体装置は、測定対象回路１１０と、ＥＸＯＲ回路１２０と、カウンタ１３０と、入力端子１０１と、出力端子１０２と、クロック信号入力端子１０３と、カウント値出力端子１０４と、を備える。 - 特許庁