「clock input」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

In the semiconductor test device 1, a sequence control section 10 converts an input signal from a tester control CPU into address scramble data and an address clock signal.例文帳に追加

半導体試験装置１は、テスタ制御ＣＰＵからの入力信号をシーケンス制御部１０が、アドレススクランブルデータ、アドレスクロック信号に変換する。 - 特許庁

To reduce power consumption of a system incorporating a semiconductor memory without reducing a data input/output rate of a clock synchronizing type semiconductor memory.例文帳に追加

クロック同期式の半導体記憶装置のデータ入出力レートを下げることなく、半導体記憶装置を搭載するシステムの消費電力を削減する。 - 特許庁

Plurality of latch circuits are provided at signal transmission paths from the input circuit to the control circuit, and operation as FIFO is performed by a clock signal.例文帳に追加

上記入力回路から上記制御回路に至る信号伝達経路に複数のラッチ回路を設け、クロック信号によりＦＩＦＯとして動作させる。 - 特許庁

To provide a PLL circuit which faithfully makes a PLL response to jitter included in an input clock by using a phase frequency comparator manufactured at a low production cost.例文帳に追加

製造コストが安くできる位相周波数比較器を用いて入力クロックの含むジッタに忠実にＰＬＬ応答するＰＬＬ回路を提供する。 - 特許庁

The circuit for generating the spread spectrum clock (CGSCC) 200 conducts dithering using a means 260 for modulating an input voltage (V_ctrl) to a VCO.例文帳に追加

ＶＣＯに対する入力電圧（Ｖ＿ｃｔｒｌ）を変調する手段(260)を用いてディザリングを実施するスペクトル拡散クロック生成回路（ＣＧＳＣＣ）(200)。 - 特許庁

At the time of starting the charge pump circuit, an input voltage VDD is supplied through a first diode D1 as the power supply of the second clock driver CD2.例文帳に追加

チャージポンプ回路の起動時には、第２のクロックドライバーＣＤ２の電源として第１のダイオードＤ１を通して入力電圧ＶＤＤを供給する。 - 特許庁

This apparatus includes a strobe source 10 connected to the control terminal of a pattern source 1 and to the input terminal of a variable clock signal delaying means 12.例文帳に追加

この装置は、パターン源（１）の制御端子および可変クロック信号遅延手段（１２）の入力端子に接続しているストローブ源（１０）を含む。 - 特許庁

Phase comparators 10-1 to 10-N find the quantities of phase differences between clocks generated in the clock recovery circuit and input data.例文帳に追加

クロックリカバリ回路内で生成した複数のクロック（wclk、ｓclk)と入力データdataとの間の位相のずれ量が、位相比較器１０_−１〜１０_−Ｎで求められる。 - 特許庁

Flip flops 18 and 20 sample a pair of quadrature phase clock signals according to the transition of the input digital data signal, and generate phase code signals Q1 and Q2.例文帳に追加

フリップ・フロップ18,20は、入力デジタル・データ信号の遷移に応じて１対の直角位相クロック信号をサンプリングして、位相コード信号Q1,Q2を発生する。 - 特許庁

A latch circuit LO latches an internal signal generated by a signal processing circuit CIR, based upon the clock signal inputted via the input ciruit IB.例文帳に追加

ラッチ回路ＬＯは、入力回路ＩＢを介して入力されたクロック信号に基づき、信号処理回路ＣＩＲが生成した内部信号をラッチする。 - 特許庁

Input data (plaintext or cryptogram data) are latched by a clock CLK1, and the output is initially inverted for outputting from a selector 62.例文帳に追加

入力データ（平文データまたは暗号文データ）をクロックＣＬＫ１によってラッチし、その出力を初期転置した後、セレクタ６２から出力させる。 - 特許庁

When the input offset voltage of a comparator CMP is detected, a counter circuit 12 conducts both up-counting and down-counting operations of a clock signal CLK.例文帳に追加

コンパレータＣＭＰの入力オフセット電圧を検出する際，カウンタ回路１２は，クロック信号ＣＬＫのアップカウント動作とダウンカウント動作を両方行う。 - 特許庁

To easily apply pre-processing of a common system clock to input signals from interfaces of different types or to output signals to the interfaces of different types.例文帳に追加

異なるタイプのインタフェースからの入力信号又は異なるタイプのインタフェースへの出力信号に対する、共通のシステムクロックのプリプロセスを容易にする。 - 特許庁

The latch functioning block receives a clock signal for generating a control signal which causes input/ output operation to be conducted by triggering the self-timed memory core.例文帳に追加

ラッチ機能ブロックは、セルフタイム式メモリコアをトリガして入出力動作を実行させる制御信号を生成するためのクロック信号を受信する。 - 特許庁

The clock signal input terminals 14-21 are decided by the scale of the hierarchies 11-13 and the number of flip-flops and latches, etc., inside the hierarchies 11-13.例文帳に追加

クロック信号入力端子１４〜２１は、階層１１〜１３の規模や階層１１〜１３の内部のフリップフロップおよびラッチなどの数により決定される。 - 特許庁

A comparison pulse generator 15 an expectation periodical pulse FP2 having the same period as the input periodical pulse FP on the basis of the comparison clock CCLK.例文帳に追加

比較パルス生成部１５は、比較用クロックＣＣＬＫに基づいて、入力周期パルスＦＰと同じ周期の期待周期パルスＦＰ２を生成する。 - 特許庁

To enable to extract a high-speed optical clock signal exceeding the upper limit speed of an electronic device, not depending on the polarization direction of an input optical signal.例文帳に追加

入力光信号の偏光方向に無依存で、かつ、電子デバイスの上限速度を超える高速光クロック信号の抽出が可能である。 - 特許庁

A phase comparison part 3 introduces the input/output signals of the PLO 2 and detects whether or not the synchronism pull-in of the intra-equipment clock signal is completed.例文帳に追加

位相比較部３は、ＰＬＯ２の入出力信号を導入して装置内クロック信号の同期引き込みが完了したか否か検出する。 - 特許庁

When a touch input is operated, a pointer control part 12 measures an input presence time according to present time inputted from a clock 70, and after the lapse of an input presence residence time t1 or more, a pointer C is moved to a virtual plane lower (deeper side) by one.例文帳に追加

ポインタ制御部１２は、タッチ入力がなされると時計７０から入力される現在時刻に基づいて入力あり時間を計測し、入力あり滞留時間ｔ１以上経過していれば、ポインタＣを更に一つ下（奥側）の仮想平面に移動させる。 - 特許庁

There are employed a pulse generation circuit generating a pulse signal having a predetermined pulse width corresponding to an externally input clock signal, and a latch circuit which retains an input signal at input timing of the pulse signal generated in the pulse generation circuit and outputs the retained signal.例文帳に追加

外部から入力されたクロック信号に応じて所定の幅のパルス信号を生成するパルス生成回路と、前記パルス生成回路で生成されたパルス信号の入力タイミングで入力信号を保持し、保持した信号を出力するラッチ回路を用いる。 - 特許庁

The device is provided with a test signal input terminal, a test clock input terminal, a test start pulse input terminal, and a test output terminal other than a power source terminal, and also provided inside with a test data generating circuit for generating test digital data, and with a test switch installed correspondingly to an output terminal.例文帳に追加

電源端子以外に、テスト信号入力端子、テストクロック入力端子、テストスタートパルス入力端子、テスト出力端子を、設け、内部に、テスト用ディジタルデータを発生するテストデータ発生回路と、出力端子に対応して設けられるテストスイッチとを設ける。 - 特許庁

The plural input clocks CLK0a and CLK1a whose frequencies and phases are different are frequency-divided respectively by frequency dividing circuits 11 and 12, and a clock selection circuit 14 selects one of the frequency- divided outputs with a clock selection signal 19.例文帳に追加

周波数、位相の異なる複数の入力クロックＣＬＫ０ａ、ＣＬＫ１ａが夫々分周回路１１、１２で分周され、クロック選択回路１４が、いずれかの分周出力をクロック選択信号１９により選択する。 - 特許庁

An input output circuit 200.2 responds to activation of the second clock signal in a state in which CAS latency is 2 or more, responds to activation of the first clock signal and an equalizing signal in a state in which CAS latency is 1, and stores read data.例文帳に追加

入出力回路２００．２は、ＣＡＳレイテンシが２以上では、第２のクロック信号の活性化に応答して、ＣＡＳレイテンシが１では、第１のクロック信号およびイコライズ信号の活性化に応答して読出データを格納する。 - 特許庁

To provide a clock phase shift circuit which can adjust a phase shift of an input clock without depending upon fluctuations of a process condition, a power supply voltage, a temperature or the like and has an occupancy area smaller than that when using a conventional DLL circuit.例文帳に追加

プロセス条件、電源電圧、温度等の変動によらず、入力クロックの位相シフトの調整ができ、かつ、従来のＤＬＬ回路を用いた場合と比較して占有面積の小さいクロック位相シフト回路を提供する。 - 特許庁

The frequency divider circuit 2 divides the frequency of the clock signal from the oscillator 1 according to the constant from the constant input device 7 and the frequency divided clock signal is respectively inputted to equivalent resistors 3 and 4 composed of switched capacitors.例文帳に追加

分周回路２は発振器１からのクロック信号周波数を定数入力装置７からの定数に従って分周し、分周されたクロック信号はスイッチドキャパシタで構成された等価抵抗３，４に夫々入力される。 - 特許庁

Photocouplers 32-1 and 32-2 receive synchronizing signals from the synchronous input terminals 18a and 18b while separating electrically and a clock generation circuits (34-1, 34-2) generate clock pulses from the synchronizing signals thus received.例文帳に追加

フォトカプラ３２−１，３２−２は同期入力端子１８ａ，１８ｂから入力した同期信号を電気的に分離して入力し、入力された同期信号からクロック生成回路（３４−１，３４−２）がクロックパルスを生成する。 - 特許庁

A synchronizing signal measuring part measures a synchronizing signal characteristic value containing at least a synchronizing signal period and a synchronizing signal period corresponding to the input image signal with a clock for measurement generated on the basis of the system clock as a reference.例文帳に追加

同期信号測定部は、システムクロックに基づいて生成される測定用クロックを基準に、入力画像信号に対応する同期信号期間および同期信号周期を少なくとも含む同期信号特性値を測定する。 - 特許庁

During the scan test, a third clock control section 117 stops the supply of the clock to a hard macro 110 such as a ROM and a RAM which are irrelevant to inspection by a control signal from the control signal input terminal 105.例文帳に追加

一方、第３のクロック制御部１１７は、スキャンテスト時に、制御信号入力端子１０５からの制御信号によって、検査に関係の無いＲＯＭやＲＡＭ等のハードマクロ１１０へのクロックの供給を停止させる。 - 特許庁

By inputting a clock signal to the clock signal input terminal 101 and measuring the presence or the absence of the output of periodic signals from the output terminal 109, it is possible to measure the AC characteristics of the semiconductor device 100.例文帳に追加

クロック信号入力端子１０１へクロック信号を入力して、出力端子１０９からの周期信号の出力の有無を測定することにより、半導体装置１００のＡＣ特性を測定することができる。 - 特許庁

To provide an optical clock extracting apparatus which generates an optical clock signal synchronizing with a phase of an input data signal and having a uniformized amplitude by inputting an optical data signal with an amplitude jitter and a temporal jitter added thereto.例文帳に追加

振幅ジッタ、時間ジッタが加わった光データ信号を入力することで、入力データ信号の位相に同期した振幅の揃った光クロック信号を生成することのできる光クロック抽出装置を提供する。 - 特許庁

An input signal optical pulse train 21 is injected in a first mode synchronous semiconductor laser 1 to sample the same frequency sampling clock optical pulse train 22, which has a frequency equal to the clock frequency of the pulse train 21 and a timing synchronized with that of the pulse train 21.例文帳に追加

第１のモード同期半導体レーザ１に入力信号光パルス列２１を注入してそのクロック周波数と周波数が等しくタイミング同期した同一周波数抽出クロック光パルス列２２を抽出する。 - 特許庁

A time-digital converting part converts one period T information of an input clock signal into a digital signal to generate a rough period information signal and a fine period information signal and generates a clock signal delayed in many ways therefrom.例文帳に追加

時間−デジタル変換部は、入力クロック信号の一周期Ｔ情報をデジタル信号に変換させて粗周期情報信号と微細周期情報信号とを発生させ、そこから多様に遅延されたクロック信号を発生させる。 - 特許庁

Frequency of an input clock to a pulse generation counter 310 is altered artificially by thinning-out the clocks outputted from a PLL circuit 254 through the NOR gates 304 and 306 and a clock thinning-out ON/OFF control circuit 308.例文帳に追加

ＮＯＲゲート３０４、３０６及びクロック間引きＯＮ／ＯＦＦ制御回路３０８が、ＰＬＬ回路２５４から出力されたクロックを間引くことで、パルス生成カウンタ３１０に入力するクロックの周波数を擬似的に変更する。 - 特許庁

Since, in this manner, the exclusive OR circuit at a final stage does not require input of a clock signal, the difficulty in timing design is eliminated, and further, no high speed clock is required, for reduced power consumption.例文帳に追加

こうすると、最終段の排他的論理和回路にはクロック信号を入力する必要がないため、タイミング設計の困難さから解放されるのみならず、高速クロックを不要にできることから消費電力の低減も可能となる。 - 特許庁

A phase comparator 10 compares a phase of an input clock to a PLL circuit 100 with a phase of a feedback clock fed back from an output of the PLL circuit 100 via a frequency divider 40, and generates a signal depending on a resultant phase difference.例文帳に追加

位相比較器１０は、ＰＬＬ回路１００への入力クロックの位相と、ＰＬＬ回路１００の出力から分周器４０を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する。 - 特許庁

A second clock generation means 35b, 36b and 37b can generate a second synchronous clock CK2 whose phase is synchronized with that of the input signal in a second frequency range having a range overlapping on the first frequency range.例文帳に追加

第２クロック生成手段３５ｂ、３６ｂ、３７ｂは、前記入力信号に対して位相同期した第２同期クロックＣＫ２を、前記第１周波数範囲と重複する範囲を有する第２周波数範囲において生成可能である。 - 特許庁

An external clock control section 14(24) applies two-way control to an external clock control section 24(14) of other system so as to perform switching of a signal direction into an output direction in the active system and into an input direction in the standby system.例文帳に追加

外部クロック制御部１４，２４にて、他系の外部クロック制御部２４，１４に対して双方向の制御を行い、現用系では出力方向、予備系では入力方向に信号方向が切り替わる動作を行う。 - 特許庁

In the synchronous-circuit cell FF1 and the mesh-structure clock wiring 7, the wiring path R1 from an input terminal t1 for the synchronous-circuit cell is connected in the wiring layers excepting the lowermost wiring layer (L4) of the mesh-structure clock wiring 7.例文帳に追加

同期回路セルＦＦ１とメッシュ構造クロック配線７とは、同期回路セルの入力端子ｔ１からの配線経路Ｒ１が、メッシュ構造クロック配線７の最下位配線層（Ｌ４）以外の配線層において接続されている。 - 特許庁

The 1/4 frequency divider 15 supplies the inverted clock N24 of the 1/4-frequency-divided signal as a reference clock input to a phase comparator 32.例文帳に追加

第２の内部クロック発生回路内には、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの位相差に相当するほぼ1/2周期分(180°)程度の遅延量をもつ可変遅延回路があればよく、その回路構成は簡単で小規模である。 - 特許庁

An input output interface 4 receives an external clock signal SCLK and communicates communication data SIN comprising a prescribed number of frames in a prescribed bit number including the parity bit P synchronously with the clock signal by each bit with other electronic circuit.例文帳に追加

入出力インターフェース４は、外部からのクロック信号ＳＣＬＫを受け、これに同期してパリティビットＰを含む所定ビット数の所定数のフレームからなる通信データＳＩＮを、他の電子回路との間でビットごとに通信する。 - 特許庁

The latch signal output circuit 174 synchronizes start winning signals SS inputted from an input terminal D with the rising edge of the delay clock signals S2 inputted from the clock terminal Clk and outputs latch signals SL.例文帳に追加

ラッチ信号出力回路１７４は、入力端子Ｄから入力される始動入賞信号ＳＳを、クロック端子Ｃｌｋから入力される遅延クロック信号Ｓ２の立ち上がりエッヂに同期させ、ラッチ信号ＳＬを出力する。 - 特許庁

When testing operation is assigned by a mode signal MD, a clock signal CK of an input terminal 14 is selected by a selector 23 and supplied as a clock signal CLK to internal circuits of a control part 21 and each functional block 31.例文帳に追加

モード信号ＭＤで試験動作が指定されると、セレクタ２３によって入力端子１４のクロック信号ＣＫが選択され、クロック信号ＣＬＫとして制御部２１、各機能ブロック３１等の内部回路に供給される。 - 特許庁

Received audio data are outputted to an external device by using received syt time information and matching a reproduced time with a time of a cycle timer of a reception section in a reproduction timing clock synchronously with an input sampling clock at a transmitter side.例文帳に追加

受信されたオーディオデータを、受信されたｓｙｔの時刻情報を用いて、再生時刻を受信部のサイクルタイマの時刻に合わせ、かつ、送信側の入力サンプリングクロックに同期した再生タイミングクロックで、外部機器に出力する。 - 特許庁

The CDR circuit 106, receiver 101, and transmission and reception system 100 applies weighting to an output of a nonlinear phase comparator into which reception data 105 and a reproduction clock 119 are input according to a delay or an advance of a clock with a phase difference of the reception data to the reproduction clock, and the phase of the reproduction clock is adjusted based on the weighted output.例文帳に追加

ＣＤＲ回路１０６、受信装置１０１、および送受信システム１００は、受信データ１０５および再生クロック１１９が入力される非線形位相比較器の出力に、受信データに対する、再生クロックに対して位相差を有するクロックの遅れまたは進みに応じて重み付けをし、重み付けされた出力に基づいて再生クロックの位相を調整する。 - 特許庁

At least one two-input buffer for inputting a clock signal and the output signal of a gating circuit is inserted on the post-stage of the gating circuit directly driving an element to supply a clock and by connecting a fixed value signal to a terminal, to which the clock signal is directly connected, inside the gating circuit, to which the clock signal is directly connected, logically equivalent conversion is performed.例文帳に追加

被クロック供給素子を直接駆動しているゲーティング回路の後段に、クロック信号とゲーティング回路の出力信号を入力とする二入力バッファーを少なくとも１個以上挿入し、クロック信号が直接接続されているゲーティング回路の中でクロック信号が直接接続されていた端子に固定値信号を接続することで、論理的に等価な変換を行う。 - 特許庁