「clock input」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

A measurement clock CK1 is inputted to a clock input of the D-type flip-flop 4, and an extension signal VEPD is outputted to a terminal of the time base extension circuit 3 from a Q output of the D-type flip-flop 4.例文帳に追加

Ｄ型フリップフロップ４のクロック入力に計測クロックＣＫ１が入力され、Ｄ型フリップフロップ４のＱ出力からは伸張信号ＶＥＰＤが時間軸伸張回路３の端子に出力される。 - 特許庁

A converter 120 converts the light generated by the light source 110 to an intensity-variable signal component synchronizing with an input clock signal and an intensity-variable signal component inversely synchronizing with the clock signal.例文帳に追加

変換部１２０は、光源１１０によって生成された光を、入力されるクロック信号と同期する強度変化信号成分およびクロック信号と反転同期する強度変化信号成分に変換する。 - 特許庁

A music playing tempo is detected all the time based upon musical performance information inputted from an input means and on the basis of the detected playing tempo, a tempo clock as a reference clock for managing the progression of a musical piece is outputted.例文帳に追加

入力手段から入力される演奏情報に基づいて逐次演奏テンポを検出し、検出した演奏テンポに基づいて楽曲の進行を管理する基準クロックとなるテンポクロックを出力する。 - 特許庁

A clock synchronizing with the transmitted data by a PLL means 1 is oscillated to an input MSK signal, and the one-bit period of the transmit data is measured by a space measuring means 2 to the oscillated clock.例文帳に追加

入力されたＭＳＫ信号に対し、ＰＬＬ手段１によって送信データに同期するクロックを発振し、発振されたクロックに対して間隔計測手段２によって送信データの１ビット期間を計測する。 - 特許庁

Data inputted by a test data input terminal 2 is latched by the D flip flop 4 of a prestage by a clock signal inputted from a clock terminal 3 and is delayed with a delay component 6 by delay time td.例文帳に追加

テストデータ入力端子２より入力されたデータは、クロック端子３より入力されるクロック信号により、前段のＤフリップフロップ４でラッチされ、その後、遅延成分６で遅延時間ｔ_dだけ遅延する。 - 特許庁

The memory part 2 samples therein the input data, based on respective operation clock signals 3-1 to 3-15 generated by a clock signal generating part 3, and stores the sampled data in respective FITOs 2-1 to 2-15.例文帳に追加

この場合、メモリ部２は、クロック信号生成部３が生成する各動作クロック信号３−１〜３−１５に基づいて入力データをサンプリングし、サンプリングしたデータを各ＦＩＦＯ２−１〜２−１５に保存する。 - 特許庁

When information is input from the operation part 20, the information operation unit 6 indicates the information on the indicator 16, sets the alarm and time signal and supplies the clock with alarm notification and clock correction signals.例文帳に追加

操作部２０から情報が入力されると、情報操作ユニット６は、表示装置１６にその情報を表示すると共に、アラームや報時をセットし、また、アラーム報知、あるいは時刻修正信号を時計に供給する。 - 特許庁

To obtain a digital synchronous circuit capable of outputting an output clock signal OUTCLK having no hazard in the case of selecting one among a plurality of clock signals CLK1 to CLKn synchronizing with an input data signal DIN.例文帳に追加

入力データ信号ＤＩＮと同期した複数にクロック信号ＣＬＫ１〜ＣＬＫｎの内の一つを選択するときに、ハザードのない出力クロック信号ＯＵＴＣＬＫが出力されるデジタル同期回路を得る。 - 特許庁

The semiconductor integrated circuit includes a plurality of scan flip-flops constituting a scan chain during the scan test, and a plurality of clock gating circuits connected between a clock input and the plurality of scan flip-flops.例文帳に追加

本発明による半導体集積回路は、スキャンテスト時にスキャンチェーンを構成する複数のスキャンフリップフロップと、クロック入力と複数のスキャンフリップフロップとの間に接続された複数のクロックゲーティング回路とを具備する。 - 特許庁

Either a first reference frequency signal comprised of an atomic clock signal or a second reference frequency signal comprised of an atomic clock signal is supplied to each of a plurality of frequency signal input sections.例文帳に追加

複数の周波数信号入力部の各々に、原子時計信号から成る第１参照周波数信号と、原子時計信号から成る第２参照周波数信号との、いずれか一方を供給する。 - 特許庁

Moreover, if the device generates a clock synchronizing to a clock of another communication device, first switching parts 12, 24 switch outputs of loop filters 7, 20 to input in voltage controlled crystal oscillator circuits 5, 18.例文帳に追加

また、他の通信装置のクロックに同期させたクロックを生成する場合には、第１切り替え部１２・２４は、ループフィルタ７・２０の出力を電圧制御水晶発振回路５・１８に入力させるように切り替える。 - 特許庁

This integrated circuit device has the self-timing control circuit 2 which generates an input fetch timing signal, having its phase adjusted to an external clock, and while the control circuit 2 is in phase adjustment, an input circuit 3 is inhibited from inputs input signals such as a command input signal, an address input signal, and a data input signals supplied from the outside.例文帳に追加

外部クロックと位相調整された入力取り込みタイミング信号を生成するセルフタイミング制御回路２を有する集積回路装置において、制御回路２が位相調整中の期間は、入力回路３において、外部から供給されるコマンド入力信号、アドレス入力信号、データ入力信号等の入力信号が、内部に取り込まれることを禁止する。 - 特許庁

By such a memory, as an external clock is supplied to the command input buffer at the time of data holding mode, a refresh-command is inputted and self-refresh operation can be performed, at the time, an external clock is not supplied to the address input buffer and the data input buffer, current consumption caused by the above can be reduced.例文帳に追加

かかるメモリによれば，データ保持モード時において，外部クロックがコマンド入力バッファに供給されるので，リフレッシュコマンドを入力してセルフリフレッシュ動作を行うことができ，そのとき外部クロックのアドレス入力バッファやデータ入力バッファへの供給が行われないので，それに伴う消費電流を削減することができる。 - 特許庁

The detection signal STD from the start signal output detecting circuit 50 and the output C124 from the 124th-stage of the flip-flop 31-124 of the shift register 30 are supplied to a clock stop circuit 60, which stops the input of a clock signal CLKA for a period from the input of the detection signal STD to the input of the C123.例文帳に追加

スタート信号出力検出回路５０からの検出信号ＳＴＤとシフトレジスタ３０の１２４段目のフリップフロップ３１−１２４からの出力Ｃ１２４とがクロックストップ回路６０に供給され、検出信号ＳＴＤ入力からＣ１２４入力までの期間クロックストップ回路６０によりクロック信号ＣＬＫＡの入力が停止される。 - 特許庁

This device is provided with a gat means in which shift register units having direct input terminal to which each register unit can input data directly, the shift registers are cascaded in multi-stages and which can control independently data inputted to the direct input terminal, and a clock means which can apply a shift clock to all continuous register units at arbitrary positions.例文帳に追加

各レジスタユニットが直接にデータを入力可能な直接入力端子を有したシフトレジスタユニットを多段に縦続接続し、前記直接入力端子へのデータ入力を個別に制御可能なゲート手段と、任意位置の連続したレジスタユニット全てにのみシフトクロックを印加することも可能なクロック手段とを備えた構成とする。 - 特許庁

To identify data correctly irrespectively of the jitter amplitude and jitter frequency of an input data signal and duty deterioration quantity and to obtain a stable and precise output data signal and output clock signal from the input data signal while jitter transmission characteristics to the output clock signal extracted from the input data signal is made independent of its frequency.例文帳に追加

入力データ信号のジッタ振幅及びジッタ周波数、デューティ劣化量に関係なく、誤りのないデータ識別を行い、かつ、入力データ信号から抽出した出力クロック信号へのジッタ伝達特性が周波数に依存せずに、入力データ信号から安定かつ正確な出力データ信号及び出力クロック信号を得る。 - 特許庁

When the input control section 21 detects that no input operation is made for a prescribed time on the basis of a signal IO20 of a clock 12, the input control section 21 gives a signal IO11 to inform of transition to an idle state to a screen saver control section 23.例文帳に追加

入力制御部２１が、クロック１２の信号ＩＯ２０に基づき、一定時間、入力操作が行われなかったことを検出すると、アイドル状態への遷移を通知する信号ＩＯ１１をスクリーンセーバ制御部２３へ入力する。 - 特許庁

To provide a semiconductor device, a reception circuit and a frequency doubler circuit capable of stably securing the setting up of input data and hold time by keeping the delay of output clocks from a DLL circuit to input clocks to the DLL circuit from varying even if an input clock frequency varies.例文帳に追加

入力クロック周波数が変わっても、DLL回路への入力クロックに対するDLL回路からの出力クロックの遅延が変わらず、入力データのセットアップ、ホールド時間が安定して確保できる半導体装置、受信回路及び周波数逓倍回路。 - 特許庁

The D flip-flop 13 outputs the logical level of the synchronous signal S10 input to a D input terminal at timing of the pulse signal S12 input to a clock terminal as a decision signal S13 for deciding the polarity of the synchronous signal S10.例文帳に追加

Ｄフリップフロップ１３は、クロック端に入力されるパルス信号Ｓ１２のタイミングにおいてＤ入力端に入力される同期信号Ｓ１０の論理レベルを、同期信号Ｓ１０の極性を判定する判定信号Ｓ１３として出力する。 - 特許庁

The master clock signal MCK is given to a first input side of an AND 32, and gate control is conducted by an enable signal EN given to a second input side of the AND 32.例文帳に追加

マスタクロック信号ＭＣＫは、ＡＮＤ３２の第１の入力側に与えられ、このＡＮＤ３２の第２の入力側に与えられるイネーブル信号ＥＮによってゲート制御されるようになっている。 - 特許庁

In a high-speed-synchronization semiconductor memory device, a data input buffer 33 is synchronized with the rise edge of a first clock CLK1, it buffers data which is input through a first port DQ, and it transmits the data to a memory cell array 31.例文帳に追加

高速同期の半導体メモリ装置では、デ−タ入力バッファ33が、第１クロックの立上りエッジに同期して、第１ポ−トDQを通じて入力されるデ−タをバッファリングし、メモリセルアレイ31へ伝達する。 - 特許庁

The flip-flop FF2 outputs to one of the input terminals of the AND circuit 2 and to one of the input terminals of the AND circuit 3 respectively as a clock of the two low frequencies of which phase is inverted.例文帳に追加

フリップフロップＦＦ２は、位相が反転した二つの低い周波数のクロックとして各々、アンド回路２の一方の入力端子と、アンド回路３の一方の入力端子に出力する。 - 特許庁

Through the configuration above, since the multiplexer Bj reaches a state of selecting one input signal for the (n+1) period of the clock, a large settling time is not a problem and the multi-input analog/digital converter can employ inexpensive multiplexers.例文帳に追加

この構成によると、マルチプレクサＢ_ｊはクロックのｎ＋１周期の間１つの入力信号を選択している状態となるので、そのセトリングタイムは大きくてよく、安価なマルチプレクサが利用できる。 - 特許庁

In the solid-state imaging device 50 for vertical transmission and horizontal transmission, a protection circuit 2 and a protection circuit 3 are provided between an input terminal to which a transmission clock signal is input and an imaging section 40.例文帳に追加

垂直転送及び水平転送を行う固体撮像装置５０には、転送クロック信号が入力される入力端子と撮像部４０の間に保護回路２及び保護回路３が設けられる。 - 特許庁

The first interface section 21a extracts data from the first input video signal transmitted differentially and supplies a playback clock generated from the first input video signal to the second interface section 21b.例文帳に追加

第１のインタフェース部２１ａは、差動伝送される第１の入力映像信号からデータを取り出し、第１の入力映像信号から生成した再生クロックを、第２のインタフェース部２１ｂに供給する。 - 特許庁

In the converter, a voltage-converting unit receives an input voltage and outputs an output voltage according to the magnitude of the input voltage by switching operation, based on a control clock signal.例文帳に追加

コンバータにおいて、電圧変換ユニットは、入力電圧を受信し、かつ、制御クロック信号に基づき動作を切り替えることにより、入力電圧の大きさに従う出力電圧を出力する。 - 特許庁

A passive distribution circuit 23 distributes a clock signal CLK supplied to an input terminal I to output terminals O1 and O2, and matches each impedance between the input terminal and the output terminals to 50.例文帳に追加

受動分配回路２３は、入力端Ｉに供給されるクロック信号ＣＬＫを出力端Ｏ１及びＯ２に分配すると共に、これら入出力端の各インピーダンスを５０Ωに整合する。 - 特許庁

Since the circuit detects both edge positions of the input data and the input clock by such a constitution, the circuit becomes possible to consider both jitter and the circuit becomes possible to detect the relative jitter.例文帳に追加

このような構成により、入力データ、入力クロック両方のエッジ位置を検出するため、両方のジッタを考慮することが可能となり、相対的なジッタを検出することが可能となる。 - 特許庁

The second input part 14 inputs to the other terminal of the SSB mixer 10 a square wave signal having a clock frequency which has multiplied the square wave signal by an even number the first input part 12 inputs.例文帳に追加

第２入力部１４は、第１入力部１２が入力する方形波信号の偶数倍のクロック周波数を有する方形波信号をＳＳＢミキサ１０の他方に入力する。 - 特許庁

A first control part has a control input/output circuit operated according to the second power source voltage connected to the memory input/output circuit, and operated synchronizing with the clock signal in order to access the semiconductor memory.例文帳に追加

第１コントロール部は、半導体メモリをアクセスするために、メモリ入出力回路に接続され第２電源電圧に応じて動作する制御入出力回路を有し、クロック信号に同期して動作する。 - 特許庁

The semiconductor device includes a data input/output circuit 80 that has an ODT function and a DLL circuit 100 that generates an internal clock LCLK for determining an operation timing of the data input/output circuit 80.例文帳に追加

ＯＤＴ機能を有するデータ入出力回路８０と、データ入出力回路８０の動作タイミングを規定する内部クロックＬＣＬＫを生成するＤＬＬ回路１００とを備える。 - 特許庁

A periodic pulse receiver 14 receives an input periodical pulse FP transmitted together with input data DATA on the basis of a comparison clock CCLK, and outputs it as a receive periodical pulse FP1.例文帳に追加

周期パルス受信部１４は、比較用クロックＣＣＬＫに基づいて、入力データＤＡＴＡと共に送信された入力周期パルスＦＰを取り込み、受信周期パルスＦＰ１として出力する。 - 特許庁

To provide a compact low-power CDR (clock data recovery) circuit which has instantaneous response characteristics to input data and reduces output jitter even when data with high jitter is input.例文帳に追加

入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供する。 - 特許庁

On the basis of clock for test from the input terminal, the test pattern generating means generates the digital signal for test which is based on the test pattern, and supplies the signal to an input side of the DAC.例文帳に追加

テストパターン発生手段は、テスト用クロック信号入力端子からのテスト用クロックに基づいて、前記テストパターンに従ったテスト用ディジタル信号を発生し、ＤＡＣの入力側に供給する。 - 特許庁

After a reset signal RST is released, input data DI are latched by a FF(flip-flop) 12 at a first leading of an input clock signal CLK1 and latched by a FF 11 respectively at a 2nd leading.例文帳に追加

リセット信号ＲＳＴが解除された後、入力データＤＩは入力クロック信号ＣＬＫ１の最初の立上がりでＦＦ（フリップフロップ）１２に、２番目の立上がりでＦＦ１１にそれぞれ保持される。 - 特許庁

At the lowest bit of an A/D converter, and analog input is successively sampled twice within one sampling clock by a sample hold circuit, and the sampled analog inputs are held as a first and a second analog input.例文帳に追加

ＡＤコンバータの最下位ビットにおいて、サンプルホールド回路により、１クロックのサンプリングクロック内にアナログ入力を順次２回サンプリングし、それぞれ第１および第２のアナログ入力として保持する。 - 特許庁

Dummy images for carrying out empty clock processing are added to input images in a horizontal direction to produce modification input images having the number N of pixels in a horizontal direction and the number n of pixels in a vertical direction.例文帳に追加

空のクロック処理を行なわせるためのダミー画素を入力画像の水平方向に付加して、水平方向の画素数Ｎ、垂直方向の画素数ｍの変更入力画像を生成する。 - 特許庁

The cycle time of one input circuit can be made long by sequentially distributing and inputting serial data to be supplied to the external input terminal by the clock signals with different phases.例文帳に追加

外部入力端子に供給されるシリアルデータを位相の異なるクロック信号で順次入力回路に振り分けて入力することで一つの入力回路のサイクルタイムを長くすることができる。 - 特許庁

The phase comparator 17 inputs signals outputted from the divider 14 at one input terminal, and inputs a reference clock signal outputted from a reference signal generator 16 at another input terminal.例文帳に追加

位相比較器１７は、分周器１４が出力する信号を一方の入力端に入力し、基準信号発生器１６が出力する基準クロック信号を他方の入力端に入力する。 - 特許庁

Each DC-AC switch receives an input DC voltage, and toggles at the voltage, based on the input DC voltage at a rate based on the master clock signal at its output when an operation is allowed.例文帳に追加

各ＤＣ‐ＡＣスイッチは入力ＤＣ電圧を受信し、動作許可になるとき、動作してその出力をマスタークロック信号 に基づくレートで、かつ、入力ＤＣ電圧に基づく電圧でトグルする。 - 特許庁

A PR (1, 1) equalization circuit 13 having a Viterbi maximum likelihood decoding circuit includes a means to extract the clock signals from the input signals and equalized the input signals by the PR (1, 1) equalization method.例文帳に追加

ビタビ最尤復号回路付きのＰＲ（１，１）等化回路１３は、入力信号からクロック信号を抽出する手段を備えて、入力信号をＰＲ（１，１）等化方式で等化する。 - 特許庁

To realize a PLL circuit which is capable of shortening a duration which is necessary for its output clock to synchronize with input signals and to realize a telecommunication device using the same.例文帳に追加

入力信号に出力クロックが同期するまでの時間を短縮したＰＬＬ回路及びこれを用いた通信装置を実現する。 - 特許庁

Consequently, security by the password is released when the time of the clock 44 is made to coincide with that at the time of registration to input the password.例文帳に追加

したがって、時計４４を登録時のそれに一致させてパスワードの入力を行えば、パスワードによる機密を解除することができる。 - 特許庁

A leading edge detection section 12 receives the input signal 15 and the self-running clock signal 14 and outputs a detection pulse signal 20.例文帳に追加

立ち上がりエッジ検出部１２は、入力信号１５と自走クロック信号１４とを入力し、検出パルス信号２０を出力する。 - 特許庁

To keep the delay time difference of input signals within its constraint and to increase the delay time of the clock signal that is inputted to a logical block.例文帳に追加

入力信号間の遅延時間差を制約条件内に収め、論理ブロックに入力されるクロック信号の遅延時間を遅らせる。 - 特許庁