「clock input」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

To provide a pulse delay circuit by a multiple phase clock system where a pulse can be delayed by a multiple phase clock signal which is asynchronous with an input clock signal and input pulse width can be stored.例文帳に追加

入力クロック信号と非同期な多相クロック信号によりパルスを遅延させることができ、入力パルス幅の保存ができる多相クロック方式によるパルス遅延回路を提供することを課題とする。 - 特許庁

A write control section 30 writes input data into a FIFO 10 according to an input clock of a first frequency.例文帳に追加

書き込み制御部３０は、第１の周波数の入力クロックに従い、入力データをＦＩＦＯ１０に書き込む。 - 特許庁

To provide a serial input/output memory which can perform normal read-out operation even if the frequency of an external input clock is made high.例文帳に追加

外部入力クロックの周波数を高めても、正常な読み出し動作可能なシリアル入出力メモリの提供。 - 特許庁

To prevent the variation of an output phase in switching an input clock by always matching the phases of plural input clocks.例文帳に追加

複数の入力クロックの位相を常に一致させることで、入力クロック切替時の出力位相変動を防ぐ。 - 特許庁

Input video signal data are written to three line memories 10a, 10b, and 10c in order based upon an input-side clock.例文帳に追加

入力映像信号データを入力側のクロックに基づき３つのラインメモリ１０ａ、１０ｂ、１０ｃに順次書き込む。 - 特許庁

The input data signal is sampled in a sampling clock rate by a glitch detector to generate a sequence of input data samples.例文帳に追加

入力データ信号は、このサンプリングクロックレートでグリッチフィルタでサンプリングされて、入力データサンプルのシーケンスが生成される。 - 特許庁

The master latch 104 is responsive to the first clock output 118 of the clock demultiplexer 108 and the second clock output 120 of the clock demultiplexer 108 to selectively couple the data input 112 or the scan test input 114 to the output.例文帳に追加

マスタラッチ１０４は、データ入力１１２または走査試験入力１１４を出力に選択的に連結するためにクロックデマルチプレクサ１０８の第１のクロック出力１１８およびクロックデマルチプレクサ１０８の第２のクロック出力１２０に反応する。 - 特許庁

A clock buffer 110 is provided with a 1st logic element 122, that is configured to receive an input clock signal and supply a delayed input clock signal and with 1st and 2nd transistors(TRs) 146, 147 that are configured to receive the delayed input clock signal.例文帳に追加

本発明のクロックバッファ（１１０）は、入力クロック信号を受信し、前記入力クロック信号を遅延させた遅延入力クロック信号を供給するように構成された第一の論理素子（１２２）と前記遅延入力クロック信号を受信するように構成された第一、第二のトランジスタ（１４６、１４７）を備える。 - 特許庁

With a clock pulse Cj and an inverted clock pulse BarCj, reception of input signal pulses is always monitored to discriminatingly use the clock pulse Cj or BarCj as a synchronizing signal for input of a signal to a D flip-flop 25 according to which of the clock pulse Cj and BarCj is used to fetch the input signal pulses.例文帳に追加

クロックパルスＣｊと反転クロックパルス BarＣｊとで常時入力信号パルスの受信を監視し、クロックパルスＣｊあるいは BarＣｊのどちらで入力信号パルスを受信したかにより、Ｄフリップフロップ２５での信号の取り込みのための同期信号としてのクロックパルスＣｊまたは BarＣｊを使い分ける。 - 特許庁

The first delay means 72 delays the input clock signal just for a first delay time.例文帳に追加

第１の遅延手段７２は、入力クロック信号を第１の遅延時間だけ遅延させる。 - 特許庁

An input clock iCLK to an LSI chip 20 acts like an operation reference on a board.例文帳に追加

ＬＳＩチップ２０への入力クロックｉＣＬＫは基板上で動作基準となる。 - 特許庁

The pulse width of an input pulse signal is counted based on the reference clock signal.例文帳に追加

入力されたパルス信号のパルス幅を基準クロック信号に基づいて計数する。 - 特許庁

Also according to the second compensation circuit, input of the clock signal can be controlled.例文帳に追加

また第２の補償回路により、クロック信号の入力を制御することができる。 - 特許庁

To quickly generate a synchronizing clock which synchronizes with an input signal with a high degree of accuracy.例文帳に追加

入力信号と同期する同期クロックを高い精度で且つ素早く生成する。 - 特許庁

The frequency of the input clock signal is divided into a required value by a frequency division circuit DIV1.例文帳に追加

入力クロック信号は分周回路DIV1で所望の値に周波数が分周される。 - 特許庁

A self-timing type memory core generates a reset signal for resetting a clock input buffer.例文帳に追加

セルフタイム式メモリコアは、クロック入力バッファをリセットするためのリセット信号を生成する。 - 特許庁

A first-in first-out buffer(FIFO) buffer 12 loads data corresponding to an input clock from a data packet.例文帳に追加

ＦＩＦＯバッファ１２は、データ・パケットからの入力クロックに応じてデータをロードする。 - 特許庁

A clock input section 1 outputs a digital signal, on which a plurality of signals are superimposed.例文帳に追加

クロック入力部１は複数の信号が重畳されたディジタル信号を出力する。 - 特許庁

A frequency divider 101 calculates a first reference phase signal by frequency-dividing an input clock.例文帳に追加

分周器１０１は入力クロックを分周して第１基準位相信号を求める。 - 特許庁

The comparison result of a comparator 15 is input to a variable clock 16 and an updown counter 17.例文帳に追加

コンパレータ１５の比較結果を可変クロック１６およびアップダウンカウンタ１７に入力する。 - 特許庁

To make a pulse waveform proportional to an optional pulse width of an input to perform shift operation by clock synchronization.例文帳に追加

入力の任意のパルス幅に比例したパルス波形をクロック同期でシフト動作させる。 - 特許庁

An internal clock signal 2CLK is input to a data strobe signal generating circuit DG.例文帳に追加

データストローブ信号発生回路ＤＧには内部クロック信号２ＣＬＫが入力される。 - 特許庁

A clock enabler 300 inputs the latch input signal 211 as an enable signal.例文帳に追加

クロックイネーブラ３００は、ラッチ入力信号２１１をイネーブル信号として入力する。 - 特許庁

The VCO 6 generates the reproducing clock of a frequency corresponding to that input level.例文帳に追加

ＶＣＯ６はその入力レベルに対応した周波数の再生クロックを発生する。 - 特許庁

The integrated circuit device 20 includes an inside debugging module 24 and a clock input terminal 26.例文帳に追加

集積回路装置２０は、内部デバッグモジュール２４と、クロック入力端子２６を含む。 - 特許庁

To compensate an omission of clock signal caused by phase noise, etc., of an input signal.例文帳に追加

入力信号の位相雑音等によって生じるクロック信号の欠けを補償する。 - 特許庁

A flip-flop 30 fetches an input signal A at a leading edge of a clock A in this duplicate system.例文帳に追加

フリップフロップ３０は、クロックＡの立ち上がりエッジで入力信号Ａを取り込む。 - 特許庁

This circuit is equipped with a clock delay adjusting circuit wherein the delay quantity of an output signal is variable relative to an input clock signal, and constituted so that the clock signal delayed by the clock delay adjusting circuit is provided to the SDRAM.例文帳に追加

入力クロック信号に対して出力信号の遅延量が可変であるクロック遅延調整回路を備え、前記クロック遅延調整回路にて遅延されたクロック信号をSDRAMに供給する構成とする。 - 特許庁

A clock measurement section 213 receives a synchronous clock "b" and the in-device clock "a" extracted from a synchronous data input by the data processing section 211 and measures a difference between the respective clock frequencies to output a measurement result "c".例文帳に追加

クロック計測部２１３は、データ処理部２１１で同期データ入力から抽出した同期クロックｂと装置内クロックａとを入力し、各々のクロック周波数の差分を計測して計測結果ｃを出力する。 - 特許庁

To obtain a clock frequency divider that properly controls a phase relation between data that are a processing object and an output clock so as to attain sure data transmission in the case of frequency-dividing an input clock and outputting the resulting clock.例文帳に追加

入力クロックを分周して出力する場合に、処理の対象となるデータと、出力クロックとの位相関係を適切に制御し、確実なデータ伝送を可能とするクロック分周装置を提供する。 - 特許庁

To provide a clock frequency control apparatus capable of generating an output clock having a fixed period by a small-scale circuit even when the ratio of the frequency of an output clock to the frequency of an input clock is a fraction.例文帳に追加

入力クロックの周波数に対する出力クロックの周波数の比が分数であっても、周期が一定である出力クロックを小規模回路で生成するクロック周波数制御装置を提供する。 - 特許庁

To make generable phase matched internal clocks from respective clock phase control circuits irrespective of distances from the clock input terminal of a clock generating circuit to the respective clock phase control circuits.例文帳に追加

クロック発生回路１００における、クロック入力端Ｓからの各クロック位相調整回路までの距離に拘わらず、各クロック位相調整回路からは位相がそろった内部クロックＣＬＫＡ，ＣＬＫＢを発生可能とする。 - 特許庁

A clock selection part 310 inputs a clock signal from the selected phase synchronizing loop circuit, and when the locking signal LOCK is inputted, outputs the input clock signal as an internal clock signal CLK-INT.例文帳に追加

クロック選択部３１０は、選択された位相同期ループ回路のクロック信号を入力し、ロッキング信号ＬＯＣＫが入力されると入力クロック信号を内部クロック信号ＣＬＫ＿ＩＮＴとして出力する。 - 特許庁

To suppress occurrence of a phase jump of an output clock caused by an instantaneous phase jump of an input clock in a DPLL (digital phase locked loop) circuit.例文帳に追加

ＤＰＬＬ回路において、入力クロックの瞬間的な位相跳びによる出力クロックの位相跳びの発生を抑制する。 - 特許庁

A clock generator 13 generates a clock which is frequency modulated by a modulation signal input MOD from the outside by a PLL.例文帳に追加

クロック発生器１３は、外部からの変調信号入力ＭＯＤにより周波数変調されたクロックをＰＬＬにより生成する。 - 特許庁

To match the delay of a feedback passage accurately to the delay from an external terminal for clock input to an external terminal for clock output.例文帳に追加

フィードバック経路の遅延とクロック入力用外部端子からクロック出力用外部端子までの遅延とを高精度に整合させる。 - 特許庁

The stable clock is extracted even when the duty ratio of the input signal is degraded by constituting this clock extracting circuit as such.例文帳に追加

このような構成とすることにより、入力信号のデューティー比が劣化したときも、安定したクロックを抽出することができる。 - 特許庁

To provide a phase locked loop capable of providing a plurality of output clock signals synchronized with an input clock signal with an adjustable relative phase difference.例文帳に追加

入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。 - 特許庁

A PD 3 detects the phase difference of the input clock ICLK and the feedback clock RCLK and outputs a phase comparing signal SPD.例文帳に追加

ＰＤ３は入力クロックＩＣＬＫ，帰還クロックＲＣＬＫの位相差を検出して位相比較信号ＳＰＤを出力する。 - 特許庁

A CDR(clock data recovery) means 6 extracts the data and a clock from the data received by a reception data input means 5 and provides an output of them.例文帳に追加

ＣＤＲ手段６は受信データ入力手段５で受信したデータからデータ並びにクロックを抽出して出力する。 - 特許庁

To adjust simply and quickly a delay time of a delay clock signal SAE adjusting to frequency variation of an input clock signal CKi.例文帳に追加

入力クロック信号ＣＫｉの周波数変化に合わせて遅延クロック信号ＳＡＥの遅延時間を簡易かつ迅速に調整する。 - 特許庁

Thereby the horizontal clock is generated by utilizing a waveform of the clock synchronized with the input video data, and the PLL circuit becomes unnecessary.例文帳に追加

これにより、水平クロックは、入力ビデオデータに同期するクロックの波形を利用して生成することができ、ＰＬＬ回路は不要になる。 - 特許庁

The LAN switch 10 has a clock input/output port (master port) 12a and a plurality of clock output ports (slave ports) 12.例文帳に追加

ＬＡＮスイッチ１０は、クロック入出力ポート（マスタポ−ト）１２ａとクロック出力ポ−ト（スレ−ブポ−ト）１２の複数個のポートを備える。 - 特許庁

According to the frequency of the clock signal, one of a plurality of delay quantities is selected so as to be imposed on the input clock signal.例文帳に追加

上記クロック信号の周波数に応じて、複数の遅延量の１つが、上記入力クロック信号に課されるために選択される。 - 特許庁

The optical clock signal extracting device receives the input of the initial stage regeneration optical pulse signals 15-2 and extracts and outputs optical clock signals 25.例文帳に追加

光クロック信号抽出装置は、初段再生光パルス信号15-2が入力されて光クロック信号25を抽出して出力する。 - 特許庁