「clock input」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

The delay phase from the input signal and the phase difference of negative phase clock from the positive clock are provided to a charging discharging control electrode of a charge pump 6-3.例文帳に追加

入力信号からの遅れ位相と、逆相クロックの正相クロックからの位相差とを、チャージポンプ６−３の充放電制御電極に与える。 - 特許庁

Thus, the second clock CLK 2 is supplied to the I/O bridge part 8 so that the I/O block part 8 can be operated just after receiving the start input by using the high speed second clock CLK 2 as an operating clock.例文帳に追加

これにより、第２クロックＣＬＫ２がＩ／Ｏブリッジ部８に供給されることから、Ｉ／Ｏブロック部８は、高速な第２クロックＣＬＫ２を動作クロックとして、起動入力受け付け直後に起動する。 - 特許庁

Each signal processing circuit is provided with a PLL circuit which is configured so as to include a delay part for the internal clock CK in a loop and generates the clock in response to input of the clock CKIN from the outside.例文帳に追加

各信号処理回路は、内部クロックＣＫの遅延部をループ内に含むように構成され且つクロックＣＫＩＮを外部から入力してクロックＣＫを生成するＰＬＬ回路を具備する。 - 特許庁

A clock D-type flip-flop circuit is provided which has a transmission gate for receiving input data and providing an intermediate output signal to a clock-controlled inverter according to a clock signal.例文帳に追加

本発明は、入力データを受信するとともに、クロック信号により中間出力信号をクロック制御インバータ（Inverter）に提供する伝送ゲートを有するクロックＤ型フリップ・フロップ回路を提供する。 - 特許庁

Prior to execution of configuration for a functioning section 804, a control section 801 lets a clock from a clock output section 802 be supplied as a sampling clock to an SerDes input/output evaluation section 805.例文帳に追加

制御部８０１は、機能部８０４に対するコンフィグレーションが実行される前に、クロック出力部８０２からのクロックをサンプリングクロックとしてSerDes入出力評価部８０５へ供給させる。 - 特許庁

Two stages of flip-flops 6, 7 perform toggle operations with a clock from a timer oscillator 5 which outputs a clock of the almost identical frequency as the clock, as an input and are reset with the output of the NAND circuit.例文帳に追加

２段のＴ−フリップフロップ６，７は、クロックと略同じ周波数のクロックを出力するタイマー発振器５からのクロックを入力としたトグル動作を行いNAND回路の出力でリセットされる。 - 特許庁

To provide a clock recovery information generating circuit and a clock recovery circuit wherein clock information transmitted from a transmission side can be made small in volume while making the total cumulative value of video image clocks serve as a control input.例文帳に追加

映像クロックの総累積値を制御入力としながら、送信側から伝送するクロック情報を小さくすることができるクロック再生情報生成回路及びクロック再生回路を提供する。 - 特許庁

A replica circuit used for the DLL circuit includes a delay circuit to which a first power supply voltage is supplied and an input clock signal to a clock buffer is inputted and from which a replica clock signal is outputted.例文帳に追加

ＤＬＬ回路に使用されるレプリカ回路は、第１の電源電圧が供給され、クロックバッファへの入力クロック信号が入力され、レプリカクロック信号を出力する遅延回路を含む。 - 特許庁

A plurality of clock terminals C1-C8 are provided in the neighborhood of its periphery inside the block cell 10 and are wired inside the block cell 10 to operate on the basis of the clock signal input from each clock terminals C1-C8.例文帳に追加

クロック端子Ｃ_1〜Ｃ_8をブロックセル１０内でその周縁近傍に複数設け、各クロック端子Ｃ_1〜Ｃ_8から入力したクロック信号に基づいて動作するようにブロックセル１０内を配線する。 - 特許庁

A controllable oscillator DCO generates an output signal CKout and it is possible to switch between a first clock CKin 1 or CKin 2 and a second clock CKin 2 or CKin 1 for use as a PLL 12 input clock.例文帳に追加

制御可能オシレータＤＣＯが出力信号ＣＫｏｕｔを発生し、ＰＬＬ１２入力クロックとして使用するために第一クロック／第二クロックＣＫｉｎ２、ＣＫｉｎ１を切り換えることが可能である。 - 特許庁

The multiplexer 11 comprises a first input terminal P1 to which a BIST clock is applied in a BIST mode and a scan clock is applied in a scan mode, and a second terminal P2 to which a system clock is applied.例文帳に追加

マルチプレクサ１１は、ＢＩＳＴモード時にＢＩＳＴクロックが印加され、スキャンモード時にスキャンクロックが印加される第１の入力端子Ｐ１と、システムクロックが印加される第２の端子Ｐ２を備える。 - 特許庁

To provide a clock recovery information generating circuit and a clock recovery circuit that uses a total accumulation value of video clocks as a control input and nonetheless can decrease the amount of clock information to be transmitted from a transmission side.例文帳に追加

映像クロックの総累積値を制御入力としながら、送信側から伝送するクロック情報を小さくすることができるクロック再生情報生成回路及びクロック再生回路を提供する。 - 特許庁

To prevent the generation of a phase difference of at most one clock period to a reference clock signal supplied to a PLL circuit during a switching operation due to the loss of a selected input clock signal.例文帳に追加

選択中の入力クロック信号が消失した場合の切替期間に、ＰＬＬ回路に供給する基準クロック信号に最大１クロック周期分の位相差が発生するのを防止する。 - 特許庁

To provide a clock generating circuit for suppressing variations of a generated clock by controlling an oscillating frequency of a VCO within a prescribed range when a frequency fluctuation of an input reference clock is great.例文帳に追加

入力基準クロックの周波数変動が大きい場合は所定範囲内でＶＣＯの発振周波数を制御することで生成するクロックの変動を抑制するクロック発生回路を得ること。 - 特許庁

The read clock signal is generated from an input clock signal so that the read access time does not exceed the clock period time securely in a semiconductor memory device.例文帳に追加

本発明の回路及び方法は、半導体メモリ装置において、読み込みアクセス時間がクロックの周期時間を越えないことを確実にするために、入力クロック信号から読み込みクロック信号を生成する。 - 特許庁

The multiple optical clock signal is input to a second mode synchronization semiconductor laser 24 for outputting a reproduction optical clock signal 26 having a bit rate coinciding with the repetition frequency f(GHz) of the multiple optical clock signal.例文帳に追加

第2モード同期半導体レーザ24には、多重光クロック信号が入力されて、多重光クロック信号の繰り返し周波数f(GHz)と一致したビットレートの再生光クロック信号26が出力される。 - 特許庁

An updown counter 2 begins from an initial value O, and 1 is added thereto by a clock of an updown counter input 21 from a buffer 4, and 1 is subtracted therefrom by a clock of an updown counter input 22 from a buffer 5.例文帳に追加

アップダウン・カウンタ２は、初期値０から始まり、バッファ４からのアップ・ダウンカウンタ入力２１のクロックにより１加算され、バッファ５からのアップ・ダウンカウンタ入力２２のクロックにより１減算される。 - 特許庁

The period of a clock pulse output from an oscillator 27 is set identical to the period of an input pulse, and the duty ratio of the input pulse and the duty ratio of the clock pulse are respectively set to be 50%.例文帳に追加

入力パルスの周期と発振器２７の周期とを同一にすると共に、入力パルスと発振器２７から出力されるクロックパルスのデューティ比をそれぞれ５０％に設定する。 - 特許庁

Thus, the input signal DT of 'L' is held in an FF 11 at timing of the clock signal CK1 and the input signal DT of 'H' is held at the timing of the clock signal CK2 with delayed phase.例文帳に追加

これにより、“Ｌ”の入力信号ＤＴは、クロック信号ＣＫ１のタイミングでＦＦ１１に保持され、“Ｈ”の入力信号ＤＴは、位相の遅れたクロック信号ＣＫ２のタイミングで保持される。 - 特許庁

A clock signal is inputted to the anode (r) of a thyristor CL for clock, and only a light-emitting element array having an input trigger signal inputted at a trigger signal input terminal CSG is made to emit light light.例文帳に追加

クロック用サイリスタＣＬのアノードｒにクロック信号が入力され、トリガ信号入力端子ＣＳＧに入力トリガ信号が入力されている発光素子アレイのみを発光させることができる。 - 特許庁

When the cycle slip prediction circuit 50 predicts the occurrence of a cycle slip, any one of the phase of the input clock, the phase of the feedback clock and the voltage input into the voltage-controlled oscillator is adjusted.例文帳に追加

サイクルスリップ予測回路５０によりサイクルスリップの発生が予測されたとき、入力クロックの位相、帰還クロックの位相および電圧制御発振器に入力される電圧のいずれかが調整される。 - 特許庁

A synchronous control unit 3 compares and synchronizes a live musical performance sound input from an audio input unit 1 and the audio data with each other, and a clock generator 4 generates a clock signal based upon the synchronism.例文帳に追加

同期制御部３は、オーディオ入力部１から入力されたライブ演奏音と音声データとを対比して同期をとり、クロック生成部４は、この同期に基づいてクロック信号を生成する。 - 特許庁

To reproduce an optical clock signal including no input light signal component, and to eliminate variation in spectrum characteristics of the reproduced optical clock signal even if an input optical signal varies in wavelength.例文帳に追加

入力光信号成分を含まない光クロック信号が再生可能であって、かつ、入力光信号の波長が変わっても再生される光クロック信号のスペクトル特性が変化しない。 - 特許庁

A reference clock having the same frequency as the data rate frequency of the input data is phase-adjusted to generate a regenerated clock, with which the input data is written to an FIFO 101.例文帳に追加

入力データのデータレート周波数と同じ周波数の参照クロックを入力データにより位相合わせして再生クロックを作成し、該再生クロックにより前記入力データをＦＩＦＯ１０１に書き込む。 - 特許庁

A frequency multiplication part 110 multiplies the frequency of the reference clock signal to a frequency corresponding to a data signal to be a multiplied clock signal, and uses an input selecting part 111 to selects an input.例文帳に追加

周波数逓倍部１１０により、参照クロック信号の周波数をデータ信号相当の周波数に逓倍して逓倍クロック信号とする他、入力選択部１１１を用いて入力を選択する。 - 特許庁

A selection circuit 4 inputs the internal clock and the external clock input in the input terminal IN and outputs one of them according to the use information signal output from the memory circuit 3.例文帳に追加

選択回路４は、内部クロック及び入力端子ＩＮに入力される外部クロックを入力し、記憶回路３から出力される使用情報信号に応じて、一方を出力する。 - 特許庁

Input data Din and a clock CK are inputted, the clock CK having a frequency and a phase locked with the input data Din, and a signal Err representing a differential δ from duty 100% of the input data Din is outputted only when a transition occurs in the input data Din.例文帳に追加

入力データＤｉｎと、該入力データＤｉｎと周波数および位相が同期したクロックＣＫとを入力とし、前記入力データＤｉｎのデューティの１００％からの差分δを表す信号Ｅｒｒを、前記入力データＤｉｎに遷移が生じた時だけ出力する。 - 特許庁

The overtaking detection unit 8 detects whether the selected clock signal overtakes the input data in terms of phase, and performs control so as to switch the selected clock signal to other clock signal generated by the clock signal generation unit according to the detection result.例文帳に追加

追い越し検知部８は、選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御する。 - 特許庁

This DLL circuit is equipped with a delay circuit 20 between a clock buffer 5 and an output buffer 10 so as to put the input clock CLK inputted to the clock buffer 5 and the output clock OCLK outputted from the output buffer 10 in phase with each other.例文帳に追加

このＤＬＬ回路には、クロックバッファ５に入力される入力クロックＣＬＫと出力バッファ１０から出力される出力クロックＯＣＬＫとの位相を合わせるために、これらバッファ間に遅延回路２０が備えられている。 - 特許庁

A switching power supply circuit 10A includes a power transistor 11, a switching control circuit 12, an oscillator 13, a clock synchronization circuit 14, a clock switch 15, a clock input/output terminal 16, a clock phase shifter circuit 17, and a setting terminal 18.例文帳に追加

スイッチング電源回路１０Ａが、パワートランジスタ１１と、スイッチング制御回路１２と、発振器１３と、クロック同期回路１４と、クロック切替器１５と、クロック入出力端子１６と、クロック位相シフト回路１７と、設定端子１８を具備する。 - 特許庁

A delay analyzer 100 calculates delay time and/or a waveform rounding value of a clock signal input into a clock mesh connection element, on the basis of the delay time and/or the waveform rounding value of the clock signal at multiple positions on a clock mesh.例文帳に追加

遅延解析装置１００は、クロックメッシュ上の複数の位置におけるクロック信号の遅延時間および／または波形鈍り値に基づいて、クロックメッシュ接続素子に入力されるクロック信号の遅延時間および／または波形鈍り値を算出する。 - 特許庁

The structure of the first and second differential receivers are approximately same, the first differential receiver receives a differential input clock and outputs a first clock, and the second differential receiver receives a differential feedback clock and outputs a second clock.例文帳に追加

第１及び第２の差動受信器の構造は、ほぼ一致しており、第１の差動受信器が、差動入力クロックを受信して、第１のクロックを出力し、第２の差動受信器が、差動フィードバック・クロックを受信して、第２のクロックを出力する。 - 特許庁

In this semiconductor memory, a clock input buffer which outputs an internal clock signal INCLK is provided, and a NOT circuit 15 into which a external signal/CS is input is provided; and the output of the NOT circuit 15 and a refresh demand signal RFR are input, and an OR circuit 16 which outputs their logical sum as an internal clock enable signal INCE to the clock input buffer 10 is provided.例文帳に追加

半導体記憶装置において、内部クロック信号ＩＮＣＬＫを出力するクロック入力バッファを設け、外部信号／ＣＳが入力されるＮＯＴ回路１５を設け、このＮＯＴ回路１５の出力及びリフレッシュ要求信号ＲＦＲが入力され、その論理和を内部クロックイネーブル信号ＩＮＣＥとして、クロック入力バッファ１０に対して出力するＯＲ回路１６を設ける。 - 特許庁

An input clock signal CLKi is output as an output clock signal CLKo via a voltage control delay circuit 14, and a delay amount in the voltage control delay circuit 14 is controlled on the basis of the result of comparing phases of the input clock signal CLKi and of the output clock signal CLKo.例文帳に追加

入力クロック信号ＣＬＫｉを電圧制御遅延回路１４を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１４における遅延量を制御する。 - 特許庁

The delay test circuit 10 generates an output clock CLK_OUT, by thinning out the middle clock pulse from consecutive clock pulses equal to or more than three of input PLL clocks 20 and supplies the output clock CLK_OUT to the input-side flip-flop 46 and output-side flip-flop 48.例文帳に追加

このディレイテスト回路１０は、入力ＰＬＬクロック２０の３以上の連続するクロックパルスから中間のクロックパルスを間引くことによって出力クロックＣＬＫ_ＯＵＴを生成し、出力クロックＣＬＫ_ＯＵＴを入力側フリップフロップ４６と出力側フリップフロップ４８とに供給するように構成されている。 - 特許庁

In a clock regenerator and a clock regeneration method, a clock synchronized with an input signal is generated, and a head bit of synchronous data in a specified pattern added to the head of each packet contained in an input signal is detected, and when the head bits of the synchronous data are detected, the phase of the clock is reset to the initial phase.例文帳に追加

クロック再生装置及びクロック再生方法において、入力信号に同期したクロックを生成し、入力信号に含まれる各パケットの先頭に付加された所定パターンの同期データの先頭ビットを検出し、同期データの先頭ビットを検出したときに、クロックの位相を初期位相にリセットするようにした。 - 特許庁

This DLL circuit 100 is provided with a delay circuit 110 for generating an output clock signal SIGOUT by delaying an input clock signal SIGIN and a phase comparing circuit 120 for comparing a phase of the output clock signal SIGOUT with that of the input clock signal SIGIN.例文帳に追加

本発明に従うＤＬＬ回路１００は、入力クロック信号ＳＩＧＩＮを遅延して出力クロック信号ＳＩＧＯＵＴを生成する遅延回路１１０と、出力クロック信号ＳＩＧＯＵＴと入力クロック信号ＳＩＧＩＮと間の位相差を比較する位相比較回路１２０とを備える。 - 特許庁

A semiconductor integrated circuit device is provided with a 1/2 divider 30 for generating first and second dividing clock signals where leading phases are shifted by 180 degrees each other by dividing an input clock signal by 2 and a DLL circuit 40 for delaying the first and second dividing clock signals by specific phases for the input clock signal before outputting.例文帳に追加

入力クロック信号を１／２分周して立ち上がりの位相が互いに１８０度ずれた第１，第２分周クロック信号を生成する１／２分周器３０と、第１，第２分周クロック信号それぞれを入力クロック信号に対して所定の位相だけ遅延して出力するＤＬＬ回路４０とを有する。 - 特許庁

The phase comparison part 15 is provided with a phase (frequency) comparator 5 which compares the phase difference between an input clock S1 and a frequency divided clock S2 and a phase (frequency) comparator 7 which compares the phase difference between the input clock S1 and a frequency divided clock S3 which has been delayed in a delay circuit 4 by a prescribed time.例文帳に追加

この位相周波数比較部１５は入力クロックＳ１と分周クロックＳ２の位相差を比較する位相（周波数）比較器５と，入力クロックＳ１と遅延回路４によって所定時間の遅延を与えた分周クロックＳ３との位相差を比較する位相（周波数）比較器７とを備える。 - 特許庁

For example, when a clock input terminal CK of an SDR-mode SDRAM 12 is connected to a clock output terminal CK1/CK and a clock input terminal CK of an SDR-mode SDRAM 13 is connected to a clock output terminal CK2/CK#, the selectors 10, 11 select outputs of the LVTTL buffers 6, 7, respectively.例文帳に追加

例えば、クロック出力端子ＣＫ１／ＣＫにＳＤＲモードＳＤＲＡＭ１２のクロック入力端子ＣＫが接続され、またクロック出力端子ＣＫ２／ＣＫ＃にＳＤＲモードＳＤＲＡＭ１３のクロック入力端子ＣＫが接続された場合、セレクタ１０，１１は、ＬＶＴＴＬバッファ６，７の出力をそれぞれ選択する。 - 特許庁

When a clock enable signal CKE is inputted to an input buffer circuit 11a, a power-down clock PWDNCLK is outputted from a power-down control circuit 12, and input buffer circuits 11b, 11c and an input buffer activating circuit 13 are activated.例文帳に追加

クロックイネーブル信号ＣＫＥが入力バッファ回路１１ａに入力されると、パワーダウン制御回路１２からパワーダウンクロックＰＷＤＮＣＬＫが出力され、入力バッファ回路１１ｂ，１１ｃ、入力バッファ活性化回路１３が活性化される。 - 特許庁

A clock is output to a data output device 200 from one of input/output cells 101 to 103 (for example, the input/output cell 102).例文帳に追加

入出力セル１０１〜１０３のうちの何れか１つ（例えば入出力セル１０２）からクロックをデータ出力装置２００に出力する。 - 特許庁

A clock enable signal CKE is inputted to the input circuit of an input buffer 10.例文帳に追加

ＤＬＬ回路がオーバーフローしている場合の内部クロック信号の出力タイミングを、非オーバーフロー時の内部クロック信号の出力タイミングに合わせる。 - 特許庁

The polyphase clock generation section 5 generates a plurality of different phase clocks applied to an event input received by an input terminal 1.例文帳に追加

多相クロック発生部５は、入力端子１に受けたイベント入力に対し適用する位相の異なった複数の位相クロックを発生する。 - 特許庁

The second counter 3 measures a period of the input pulses by counting the number of pulses of reference clock 5 from the input pulses rising time.例文帳に追加

前記第２カウンタ３は前記入力パルスの立上がり時点から基準クロック５の計数を行い、前記入力パルスの周期を測定する。 - 特許庁