「clock input」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

The data input part 10 transmits data according to the input data DATA to the node NA, when both a first clock signal C1 and a second clock signal C2 driven independently are set up at first levels.例文帳に追加

データ入力部１０は、独立して駆動される第１クロック信号Ｃ１と第２クロック信号Ｃ２の両方が第１レベルの場合に、入力データＤＡＴＡに応じたデータを上記ノードＮＡに伝える。 - 特許庁

The input stop circuit and output stop circuit stop a PLL input clock and a PLL output clock in the start timing of a front porch of a vertical synchronization signal during the resolution switching.例文帳に追加

入力停止回路及び出力停止回路は、ＣＰＵ１１の制御の下、解像度切替の際、垂直同期信号のフロントポーチの開始タイミングでＰＬＬ入力クロックとＰＬＬ出力クロックを阻止する。 - 特許庁

To prevent a condition of synchronization from becoming adverse when an input of a reference clock (fi) is recovered again even when there is a few difference in frequencies of (fi)and an output clock (fo) when the input of (fi) is interrupted.例文帳に追加

リファレンスクロック（ｆｉ）の入力が断になったときにこのｆｉと出力クロック（ｆｏ）との周波数にわずかな差があっても、再びｆｉの入力が復帰したときに、同期の具合が悪化しないようにする。 - 特許庁

The synchronization unit 40 outputs a clock signal with a frequency corresponding to the input rate and the output rate on the basis of the control signal and outputs the clock signal to an input interface unit 38 and an output interface unit 39.例文帳に追加

同期部４０は、制御信号に基づいて、入力速度及び出力速度に対応した周波数のクロック信号を生成して入力インタフェース部３８、出力インタフェース部３９へ出力する。 - 特許庁

The display means 30 performs input-output control processing of an input part 37 composed of a switch or the like, and a display part 38 capable of making a clock display, and clock processing based on the frequency generated inside.例文帳に追加

表示手段３０がスイッチ等により構成された入力部３７と時計表示が可能な表示部３８の入出力制御処理及び内部で生成された周波数を基にした時計処理を行う。 - 特許庁

To provide a sampling conversion device capable of sampling-converting input data and outputting the resulting data, so as to be in synchronism with the clock that has a frequency different from that of an input clock, and reducing the error of output sample data.例文帳に追加

入力クロックと異なる周波数のクロックに同期するように、入力データをサンプリング変換して出力できるとともに、出力サンプルデータの誤差を低減できるサンプリング速度変換装置を提供する。 - 特許庁

Thus, data inputted from the input port 3 is transmitted to the output part 14-1 by bypassing an input part 10-4 (shortening the transfer time by one clock) and held there.例文帳に追加

これにより、入力ポート３からの入力データは、入力部10-4をバイパスして（転送時間を１クロック短縮して）、出力部14-1に送られ、保持される。 - 特許庁

To provide a semiconductor device that can obtain an input signal with phase shift eliminated even though there is the phase shift between a received clock and the input signal.例文帳に追加

受信したクロックと入力信号の間に位相ずれがあっても、位相ずれをなくした状態で入力信号を取り込める半導体装置の実現。 - 特許庁

When the CLK (clock input signal) and CLRZ (inversion of the clear input signal) are both low, the output of the tristate NOR gate 32 is forced low.例文帳に追加

ＣＬＫ（クロック入力信号）およびＣＬＲＺ（クリア入力信号の反転）が共にローである時は、３状態ＮＯＲゲート３２の出力はローとされる。 - 特許庁

The attenuation detector 302 detects a quantity of attenuation from a clock signal of the video signal input through the signal input part 20.例文帳に追加

減衰量検出部３０２は、信号入力部２０から入力した映像信号のクロック信号から、入力した映像信号の減衰量を検出する。 - 特許庁

When the switching signal TCLKE becomes a high level, input data supplied from a data input/output terminal DQ is used as an internal clock ICLK.例文帳に追加

切り替え信号ＴＣＬＫＥがハイレベルとなると、データ入出力端子ＤＱより供給される入力データが内部クロックＩＣＬＫとして用いられる。 - 特許庁

To provide a semiconductor storage device, wherein the timing of generating a data input strobe signal is automatically tuned by the timing of input data and a data strobe clock.例文帳に追加

入力データとデータストローブクロックのタイミングにより自動的にデータ入力ストローブ信号の発生タイミングをチューニングする半導体記憶装置を提供する。 - 特許庁

Clock signals with respectively different phases are supplied to the respective input circuits because signals applied to the external input terminal PAD are inputted.例文帳に追加

外部入力端子ＰＡＤに印加される信号を入力するために、それぞれの入力回路には、それぞれ位相の異なるクロック信号が供給される。 - 特許庁

The multiplexer 11 outputs a data input signal D when the clock signal CK is "1" which is a level before a data input edge, and outputs the output signal Q1 of the latch circuit when the clock signal CK is "0" which is a level after the data input edge.例文帳に追加

マルチプレクサ１１は、クロック信号ＣＫがデータ取り込みエッジ前のレベルである‘１’のときはデータ入力信号Ｄを出力し、クロック信号ＣＫがデータ取り込みエッジ後のレベルである‘０’のときはラッチ回路の出力信号Ｑ１を出力する。 - 特許庁

It comprises an input clock frequency decision circuit which decides that the input clock signal changes from the first frequency band to the second frequency band or changes vice versa when the input clock signal CKIN is faster than a second reference frequency or slower than a first reference frequency, respectively, and outputs an input clock frequency decision signal.例文帳に追加

入力クロック信号ＣＫＩＮが第２の基準周波数より速くなった場合に、入力クロック信号が第１の周波数帯域から第２周波数帯域に変化したと判断し、入力クロック信号が第１の基準周波数より遅くなった場合に、入力クロック信号が第２の周波数帯域から第１周波数帯域に変化したと判断して、入力クロック周波数判定号を出力する入力クロック周波数判定回路を含む。 - 特許庁

In one embodiment of this invention, the clock sensor is provided with an input circuit for receiving the input clock signal, a bias circuit for receiving the input signal and supplying a bias voltage, and a switching circuit for supplying a switching signal to switch an output circuit for generating an output clock signal in response to the input signal.例文帳に追加

本発明の一実施形態によれば、クロックセンサは、入力クロック信号が入力される入力回路と、前記入力信号が入力されてバイアス電圧を供給するバイアス回路と、前記バイアス電圧が入力されて、前記入力信号に応じて、出力クロック信号を生成するための出力回路をスイッチングするスイッチング信号を供給するスイッチング回路と、を備えている。 - 特許庁

In addition, the first enable signal ENZ1 held in the first enable signal generating circuit 15 is held in a second enable signal generating circuit 16 as a second enable signal ENZ2 in response to the internal clock signal CLSKZ to be output to the first clock signal input buffer 11 and a second clock signal input buffer 12.例文帳に追加

又、第１イネーブル信号生成回路１５にて保持された第１イネーブル信号ENZ1は、第２イネーブル信号生成回路１６にて内部クロック信号CLKSZ に応答して第２イネーブル信号ENZ2として保持され第１及び第２クロック信号入力バッファ１１，１２に出力される。 - 特許庁

A start pulse stream IN, an inverted signal IN' thereof, a clock signal CK and an inverted signal CK' thereof are inputted to first to fourth input terminals of a first shift register 211, and the inverted signal of the clock signal and the clock signal are inputted to third and fourth input terminals of a second shift register 212.例文帳に追加

第１シフトレジスタ２１１の第１〜４入力端に、スタートパルス列ＩＮ、その反転信号ＩＮ’、クロック信号ＣＫ、その反転信号ＣＫ’を入力し、第２シフトレジスタ２１２の第３、４入力端に、クロック信号の反転信号、クロック信号を入力する。 - 特許庁

At this point, an output clock CLK0 of a clock supply source 2 input into the first variable delay circuit 31 is fed to a clock input end of a device 1 via a cable 4, then is returned back via the cable 4 and output from the second variable delay circuit 32.例文帳に追加

この時点で第１の可変遅延回路３１へ入力するクロック供給源２の出力クロックＣＬＫ０は、ケーブル４を介してデバイス１のクロック入力端へ送出され、その後、ケーブル４を介して戻ってきて第２の可変遅延回路３２から出力される。 - 特許庁

When a reset terminal 6 is opened to input a clock pulse to a clock input terminal 1, the frequency of the clock pulse is divided by a first frequency dividing circuit 2 to be transmitted to the reset terminal 6 via a signal control circuit 5, and an operation of the first frequency dividing circuit 2 is confirmed by an output of the reset terminal 6.例文帳に追加

リセット端子６をオープンにし、クロック入力端子１にクロックパルスを入力すると、これが第１の分周回路２で分周され信号制御回路４を介してリセット端子６に伝わり、このリセット端子６出力により第１の分周回路２の動作確認ができる。 - 特許庁

To provide a device for extracting an optical clock-signal having a simple configuration wherein its optical clock signal can be extracted independently of the polarized light direction of its optical input signal.例文帳に追加

入力光信号の偏光方向に依存せず光クロック信号を抽出することが可能である簡便な構成の光クロック信号抽出装置を提供する。 - 特許庁

To provide a variable frequency divider circuit that is synchronized with an input reference clock and provides frequency division clocks with a different frequency division ratio and to provide a clock frequency division method using the circuit.例文帳に追加

入力基準クロックに同期し且つ分周比の異なる複数の分周クロックを得る可変分周回路およびそれを使用するクロック分周方法を提供する。 - 特許庁

To provide a clock synchronizing circuit with which the quality of a synchronizing signal can be prevented from being degraded in the case of reference clock signal fluctuation or input interruption and stable operation is enabled.例文帳に追加

基準クロック信号の変動や入力中断時における同期信号の品質の劣化防止と安定した動作が可能なクロック同期回路を提供すること。 - 特許庁

A flip-flop FF 5 receives a monitor period signal FP at its data input terminal and an output (c) resulting from inverting a reference clock signal CLK inverted at an inverter 4 at its clock terminal.例文帳に追加

ＦＦ５のデータ入力端子には監視区間信号ＦＰ、クロック端子には基準クロック信号ＣＬＫをインバータ４にて反転させた出力ｃが入力される。 - 特許庁

To provide a clock recovery circuit that uses a total accumulation value of video clocks as a control input and can reduce the amount of clock information to be transmitted from a transmission side.例文帳に追加

映像クロックの総累積値を制御入力としながら、送信側から伝送するクロック情報を小さくすることができるクロック再生回路を提供する。 - 特許庁

In the constitution of a delay line 22 in the PLL circuit, a complementary clock signal ECK and a complementary clock signal ECK whose phase differences are adjusted are input alternately to a delay stage.例文帳に追加

ＤＬＬ回路における遅延ライン２２の構成において位相差が調整された相補なクロック信号ＥＣＫ，／ＥＣＫを交互に遅延段に入力する。 - 特許庁

The N-phase clock signal S12-1... S12-N hold the phase of the change point of the input data signal S11 and select the clock signal of the phase without the change point.例文帳に追加

Ｎ相クロック信号Ｓ１２−１…Ｓ１２−Ｎによって入力データ信号Ｓ１１の変化点の位相を保持し、変化点が無い相のクロック信号を選択する。 - 特許庁

More specifically, an inverted signal ICLK of clock signal is prevented from being input to a capacitor C1 on the last stage thus inactivating a buffer of a clock on the last stage.例文帳に追加

すなわち、最終段の容量Ｃ１にクロック信号の反転信号ＩＣＬＫを入力させないことにより、最終段のクロックのバッファを非活性とする。 - 特許庁

Parameters needed for clock buffer arrangement position calculation including the limit value of the quantity of clock buffers which can be arranged between the power bus lines are inputted by a parameter input means 1.例文帳に追加

電源バスライン間に配置可能なクロックバッファの数量の制限値を含むクロックバッファ配置位置算出に必要なパラメータをパラメータ入力手段で入力する。 - 特許庁

To provide a data transmitting device capable of performing exact data transmission even when phases of an operating clock on the output side and an operating clock on the input side are different with each other.例文帳に追加

出力側の動作クロックと、入力側の動作クロックの位相が相違する場合にも正確なデータ伝達をおこなうことのできるデータ伝達装置を提供する。 - 特許庁

To prevent an output charge amount from being affected by clock jitter by outputting a predetermined correct amount of charge to the input of one clock signal.例文帳に追加

１個のクロック信号入力に対して所定の正確な量の電荷を出力させるようにして、出力電荷量がクロックジッタの影響を受けないようにする。 - 特許庁

The gate circuit 12 receives a reference clock signal 2 having a prescribed period to a clock positive input, and delays the signal 2 by a first transmission delay amount D1.例文帳に追加

ゲート回路１２は、所定の周期の基準クロック信号２をクロック正入力に受け、基準クロック信号２を第１の伝達遅延量Ｄ１だけ遅延する。 - 特許庁

To a FF group 12 as a head in the hard macro 10A, a clock signal CK1 is given which lags behind a clock signal CK2 to be given to a FF group 1 on an input side.例文帳に追加

ハードマクロ１０Ａ内の先頭のＦＦ群１２には、入力側のＦＦ群１に与えられるクロック信号ＣＫ２よりも遅れたクロック信号ＣＫ１が与えられる。 - 特許庁

A DLL circuit 2 creates, based on an input clock signal CK, a control voltage VCNTL having a proportional relation with a frequency of the clock signal CK.例文帳に追加

ＤＬＬ回路２は、入力されたクロック信号ＣＫに基づいて、該クロック信号ＣＫの周波数に比例関係を持つ制御電圧ＶＣＮＴＬを生成する。 - 特許庁

A comparator 25 compares a 1st-bit output with a 2nd-bit output outputted from the shift register 24 to judge the generation of a phase deviation between the input clock and the output clock.例文帳に追加

比較器２５ではシフトレジスタの１ビット目出力と２ビット目出力とを比較して、入力クロックと出力クロックとの間に位相ずれが生じたか否かを判定する。 - 特許庁

The difference between an input signal delay time, by the first delay line and a clock signal delay time by the second delay line, has a different value for each clock control comparator.例文帳に追加

クロック制御コンパレータ毎に第１の遅延線による入力信号遅延時間と第２の遅延線によるクロック信号遅延時間との差は異なる値を持つ。 - 特許庁

To suppress a wander and a jitter without a phase ripple of output clock by enabling the frequency at look to be maintained even if abnormality such as break, etc., occurs in an input clock.例文帳に追加

入力クロックに断等の異常が発生しても、ロック時の周波数を維持でき、出力クロックの位相変動がなく、ワンダ及びジッタを抑制できること。 - 特許庁

The phase adjustment signals are input to the optical clock signal phase adjusting device and the phase of the optical clock signal is adjusted so as to match with that of the initial stage regeneration optical pulse signal.例文帳に追加

位相調整信号が光クロック信号位相調整器に入力されて、光クロック信号の位相が初段再生光パルス信号と合致するように調整される。 - 特許庁

A data change point detection circuit 43 compares a phase at a change point of input data 37 with a phase of an m-phase clock signal resulting from 1/m dividing of a reference clock 38.例文帳に追加

データ変化点検出回路４３で入力データ３７の変化点と基準クロック３８をｍ分割したｍ相のクロック信号との位相比較を行う。 - 特許庁

Since an establishment period of the first input signal to the clock signal is minimized, the frequency of the clock signal is prevented from being restricted by establishment time.例文帳に追加

クロック信号に対する第１入力信号の確定期間を最小限にできるため、クロック信号の周波数が、確定時間に制約されることを防止できる。 - 特許庁

The clock input terminal CK of each of the D flip-flops FP1 to FP3 is connected to a clock terminal 26, and a reset terminal R is also connected to a switching signal terminal 24.例文帳に追加

各ＤフリップフロップＦＰ１〜ＦＰ３のクロック入力端子ＣＫをクロック端子２６と接続すると共にリセット端子Ｒを切替信号端子２４と接続する。 - 特許庁

Then the driver 4 outputs a transfer clock ϕLH of 0 V-5 V based on a transfer clock ϕ LH' by an external input, and supplies it to an electrode 1n of the last stage.例文帳に追加

そして、外部入力による転送クロックφＬＨ’に基づいて、０Ｖ−５Ｖの転送クロックφＬＨを出力し、最終段の電極１ｎに供給する。 - 特許庁

The circuit FDLL11 highly accurately adjusts the phase difference between an input clock signal clkin11 and an output clock signal clkout11 by using a roughly adjusted signal to remove the phase difference.例文帳に追加

微調タイミング制御回路FDL11では粗調整された信号を用いて、入力クロック信号clkin11と出力クロック信号clkout11との位相差を高い精度で調整し、位相差をなくす。 - 特許庁

An integer counter 150 for generating a second clock f2 (f2=f1×G) calculates (a count value IC2+the Carry+the positive integer A+an offset value) at each input clock.例文帳に追加

第２のクロックｆ２（ｆ２＝ｆ１×Ｇ）を生成するための整数カウンタ１５０は、入力クロック毎に（カウント値ＩＣ２＋キャリー＋正整数Ａ＋オフセット値）を演算する。 - 特許庁

OUTPUT CIRCUIT, INPUT CIRCUIT, ELECTRONIC CIRCUIT, MULTIPLEXER, DEMULTIPLEXER, WIRED OR CIRCUIT, WIRED AND CIRCUIT, PULSE PROCESSING CIRCUIT, MULTI-PHASE CLOCK PROCESSING CIRCUIT, AND CLOCK MULTIPLICATION CIRCUIT例文帳に追加

出力回路、入力回路、電子回路、マルチプレクサ、デマルチプレクサ、ワイヤードＯＲ回路、ワイヤードＡＮＤ回路、パルス処理回路、多相クロック処理回路およびクロック逓倍回路 - 特許庁