「clock input」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

The delay clock generating circuit has a plurality of delay buffers interconnected in series, inputs the clock signal that is input into the calculating circuit, propagates the plurality of delay buffers, delays the phase of the clock signal by a phase delay amount, and outputs a delay clock signal.例文帳に追加

遅延クロック生成回路は、直列に接続される複数の遅延バッファを備え、算出回路に入力される前記クロック信号を入力し、複数の遅延バッファを伝搬させて、前記クロック信号を位相遅延量だけ位相を遅延して、遅延クロック信号を出力する。 - 特許庁

This semiconductor integrated circuit is provided with an internal clock signal generating circuit 10 and a data input/output circuit 20 and a clock receiver 11, a synchronization delay control circuit 12, a clock driver 13, an output control circuit 14, a delay monitor 15' and a control signal generating circuit 16 are provided inside the internal clock signal generating circuit 10.例文帳に追加

内部クロック信号発生回路１０と、データ入出力回路２０とが設けられ、内部クロック信号発生回路１０内には、クロックレシーバ１１、同期遅延制御回路１２、クロックドライバ１３、出力制御回路１４、ディレイモニタ１５′及び制御信号発生回路１６が設けられる。 - 特許庁

A delay clock signal 201, in which the second clock signal 103 is delayed with designated quantity, and the first clock signal 102 are combined by an exclusive or circuit 301 and outputted as the signal with the designated duty ratio on the same frequency as the input clock signal 101.例文帳に追加

前記第２のクロック信号１０３を所定量遅延させた遅延クロック信号２０１と第１のクロック信号１０２とを排他的論理和回路３０１により合成し、入力クロック信号１０１と同じ周波数で所定のデューティ比の信号として出力させる。 - 特許庁

This clock output terminal CKOT is formed at the central part of the logic chip 7, and clock signal wiring CKIO is connected with each of clock signal input terminals CKIN of memories 3-6 arranged near the peripheral part with the clock signal output terminal CKOT as a center.例文帳に追加

このクロック出力端子ＣＫＯＴは、該ロジックチップ７の中心部に形成され、クロック信号配線ＣＫＩＯが、該クロック信号出力端子ＣＫＯＴを中心に、周辺部近傍に配置されたメモリ３〜６のクロック信号入力端子ＣＫＩＮにそれぞれ接続されている。 - 特許庁

An optimum clock among a plurality of clocks obtained by delaying the reference clock CLK with various amounts of delay different from one another is supplied to the F/F group 1 just after an input pin in accordance with the amount of delay to the reference clock CLK of the clock EXP-CLK inputted from the LSI of the preceding stage.例文帳に追加

前段のＬＳＩから入力されたクロックＥＸＰ−ＣＬＫの基準クロックＣＬＫに対する遅延量に応じて、基準クロックＣＬＫを互いに異なる遅延量で遅延させた複数のクロックのうち最適なクロックが入力ピン直後のＦ／Ｆ群１に供給される。 - 特許庁

At the loop back test time, a clock signal selected by the clock selection circuit is used as a transmission clock, the transmission data is turned up by an input-output terminal and is input into a receiving circuit, data from the receiving circuit is input into the CDR circuit, and a comparing circuit compares reproduced data from the CDR circuit with expected value data, thereby performing the test.例文帳に追加

ループバックテスト時、クロック選択回路で選択されたクロック信号が送信クロックとして用いられ、送信データは入出力兼用端子にて折り返されて受信回路に入力され受信回路からのデータがＣＤＲ回路に入力され、比較回路はＣＤＲ回路からの再生データと期待値データの比較を行うことでテストが行われる。 - 特許庁

A level display device which displays the level of input signals by means of a plurality of display segments is provided with a sampling means which samples the input signals in accordance with a first clock and a control means which is constituted to display the level of the input signals in the display segments in accordance with a second clock which is lower in frequency than the first clock.例文帳に追加

複数の表示セグメントによって入力信号のレベルを表示させるレベル表示装置において、入力信号を第１のクロックにしたがってサンプリングするサンプリング手段と、前記第１のクロックより低い周波数の第２のクロックにしたがって前記表示セグメントに表示するようにした制御手段とを備えたレベル表示装置。 - 特許庁

The frequency divider receives the input of a signal having the same frequency as the reference signal input into the frequency converter, and generates the operating clock on the basis of the input signal.例文帳に追加

そして、分周器は、周波数変換器に入力される基準信号と同一の周波数の信号の入力を受け付け、この入力された信号に基づいて動作クロックを生成する。 - 特許庁

This synchronizing type SRAMS1 has a latch function and is provided with input circuits 5-9 controlling take-in of input signals, an internal clock circuit 11, an input receiving signal generating circuit 12, or the like.例文帳に追加

この同期型ＳＲＡＭＳ１には、ラッチ機能を有し、入力信号の取り込みを制御する入力回路５〜９、内部クロック回路１１、入力受信信号生成回路１２等が設けられている。 - 特許庁

Input serial data Din are supplied from an input terminal 105 to a signal phase converter 104, and a clock CL synchronizing with each bit of the data Din is inputted from the input terminal 106 to the signal phase converter 104.例文帳に追加

信号位相変換器１０４に、入力端子１０５から入力シリアルデータＤinを供給し、入力端子１０６からデータＤinの各ビットに同期したクロックＣＬを入力する。 - 特許庁

In the flip-flop 21, a D input terminal is connected to a power source, a Q output terminal to one input terminal of the OR circuit 22, and a clock input terminal to a writing signal line (control bus) 23.例文帳に追加

フリップフロップ２１はＤ入力端子が電源に、Ｑ出力端子がＯＲ回路２２の一方の入力端子に、クロック入力端子は書込信号線（制御バス）２３に接続されている。 - 特許庁

When integrating them, in place of a clock gate circuit (CGC2) that is discarded by the integration, a circuit element (3) is arranged which connects the input terminal of a clock enable signal (CEN) of the relevant clock gate circuit to a fault detection path.例文帳に追加

統合を行うときは、前記統合によって廃止するクロックゲート回路（ＣＧＣ２）に代えて、当該クロックゲート回路のクロックイネーブル信号（ＣＥＮ）の入力端子を故障検出経路まで接続する回路要素（３）を配置する。 - 特許庁

A plurality of functional blocks (FB1_1, FB2_1-FB2_30, and FB3_1-FB3_10) which operate synchronously with input clock signals and a clock generator (PLL) which can generate a clock signal which is supplied to the functional block are provided.例文帳に追加

それぞれ入力されたクロック信号に同期動作する複数の機能ブロック（ＦＢ１＿１，ＦＢ２＿１〜ＦＢ２＿３０，ＦＢ３＿１〜ＦＢ３＿１０）と、上記機能ブロックに供給されるクロック信号を生成可能なクロック生成部（ＰＬＬ）とを設ける。 - 特許庁

The clock data restoration device 1 restores the clock signal and the data based on an input digital signal and has an equalizer part 10, a sampler part 20, a clock generation part 30, an equalizer control part 40 and a phase monitoring part 50.例文帳に追加

クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０、サンプラ部２０、クロック生成部３０、イコライザ制御部４０および位相モニタ部５０を備える。 - 特許庁

Specifically, a first sub-tree 321 having the clock gate 303 with the specified input pin 304 as a sub-route and having a circuit element group 311 coupled direct to the clock gate 303 as a terminal is divided from the clock tree 300.例文帳に追加

具体的には、この入力ピン３０４が指定されたクロックゲート３０３をサブルートとし、クロックゲート３０３に直結している回路素子群３１１を終端とする第１のサブツリー３２１を、クロックツリー３００から分割する。 - 特許庁

The synchronous control signal, an arbitrary signal B output from a frequency divider 6, and the VCO signal are input into a PLL clock signal generating signal 9, and a PLL clock signal of a desired clock number can be obtained easily.例文帳に追加

この同期制御信号と、分周器６から出力される任意の分周信号Ｂと、ＶＣＯ信号とをＰＬＬクロック信号生成信号９に入力し、容易に、所望するクロック数のＰＬＬクロック信号を得ることができる。 - 特許庁

To enable a controllable oscillator to generate an output signal and to be switched over between a first clock signal and a second clock signal for use as the input clock signal of a PLL regarding the PLL and a method for the operation of the PLL.例文帳に追加

ＰＬＬ及びＰＬＬの動作方法に関し、制御可能なオシレータが出力信号を発生し且つＰＬＬの入力クロック信号として使用するために第一クロック信号及び第二クロック信号の間でスイッチオーバーさせる。 - 特許庁

When a sampling frequency of digital data Si is high, a clock control signal Sc is inputted from an input terminal 7 to reduce an operating clock frequency of a cutoff frequency variable digital filter 10 generated by a clock generation unit 6.例文帳に追加

デジタルデータＳｉのサンプリング周波数が高いときには、クロック生成部６で生成されるカットオフ周波数可変デジタルフィルタ１０の動作クロック周波数を下げるように、クロック制御信号Ｓｃが入力端子７から入力される。 - 特許庁

In another method in addition, when a clock pulse becomes absent in the input clock signal, a counter counts a period corresponding to the number of required additional clocks, and the internal clock signal is outputted as the additional clocks through the period.例文帳に追加

さらに他の方法では、入力クロック信号中にクロックパルスが存在しなくなると、カウンタにより必要な追加クロック数に対応する期間がカウントされ、その期間にわたって内部クロック信号が追加クロックとして出力される。 - 特許庁

To provide a clock switching circuit capable of switching a plurality of input clocks by a clock switching signal generated outside or inside an information processor without initializing a device, and causing no hazard during clock switching.例文帳に追加

複数の入力クロックを、情報処理装置の外部もしくは内部で生成したクロック切替信号によって、装置の初期化をすることなく切替え可能で、クロック切替え時に、ハザードを生じないクロック切替え回路を提供する。 - 特許庁

The semiconductor integrated circuit device loaded with a data pass circuit 1 and a CPU core 2 includes also a reference clock circuit 7 for supplying a system clock signal f1 and a PLL circuit 3 for supplying a CPU input clock signal f3.例文帳に追加

半導体集積回路装置は、データパス回路１及びＣＰＵコア２が搭載され、システムクロック信号ｆ１を供給する基準クロック回路７、及び、ＣＰＵ入力クロック信号ｆ３を供給するＰＬＬ回路３を有する。 - 特許庁

A voltage signal which becomes H level by synchronizing with a clock signal /CLK complementary of the clock signal CLK and becomes L level by synchronizing with the clock signal CLK, is input to one of the first and second voltage signal terminals T1, T2.例文帳に追加

第１、第２電圧信号端子Ｔ１，Ｔ２の一方には、クロック信号ＣＬＫに相補なクロック信号／ＣＬＫに同期してＨレベルになり、クロック信号ＣＬＫに同期してＬレベルになる電圧信号が入力される。 - 特許庁

A clock selection section 30 selects one of the outputs of unit delay elements 11 of the clock transfer section 10, in response to an edge detection section SEDG denoting the result of detection and gives the selected output as the clock input of a latch 50.例文帳に追加

クロック選択部３０はこの検出結果を示すエッジ検出信号ＳＥＤＧに応じて、クロック転送部１０の各単位遅延素子１１の出力のいずれか１つを選択し、ラッチ５０のクロック入力として与える。 - 特許庁

The selectors 11A-11D provide an output of data received at an input terminal '1' when the clock signal CLK50 is at a high level and provide an output of data received at an input terminal '0' when the clock signal CLK50 is at a low level.例文帳に追加

セレクタ１１Ａ乃至１１Ｄは、クロック信号ＣＬＫ５０がハイレベルのときに入力端子「１」に入力されるデータを出力し、クロック信号ＣＬＫ５０がロウレベルのときに入力端子「０」に入力されるデータを出力する。 - 特許庁

The circuit is provided with an output transistor 101, a clock transmission path 803, clock input sections 204a and 204b, a flip-flop 808, an output transistor 108, a data transmission path 811, a data input section 601, and a flip-flop 815.例文帳に追加

出力用トランジスタ１０１と、クロック伝送路８０３と、クロック入力部２０４ａ，２０４ｂと、フリップフロップ８０８と、出力用トランジスタ１０８と、データ伝送路８１１と、データ入力部６０１と、フリップフロップ８１５とを備えている。 - 特許庁

By setting the time constant of the series circuit at a value corresponding to the normal clock frequency, a determination is made as to whether or not the clock frequency of the microcomputer 5 is allowable, based on the level of potential input to the input/output port i at predetermined time intervals.例文帳に追加

直列回路の時定数を正常なクロック周波数に対応する値に設定しておくことにより、入出力ポートｉに所定時間で入力される電位レベルによりマイコン５のクロック周波数の良否を判定する。 - 特許庁

A transmission timing generator used in a transmit data path includes a high-frequency clock generator such as a phase lock loop and a delay lock loop or the like equipped with an input for receiving an oscillator or a base clock input.例文帳に追加

送信データ経路において使用する送信タイミング発生器が、オシレータ又は基準クロック入力を受取るための入力を具備しているフェーズロックループ又は遅延ロックループ等の高周波数クロック発生器を包含している。 - 特許庁

The line memories 12-14 conduct a write operation according to an input side clock WCK and an input horizontal synchronizing signal WHD and a read operation, according to an output clock RCK and an output horizontal synchronizing signal RHD.例文帳に追加

各ラインメモリ１２〜１４は入力側のクロックＷＣＫ、水平同期信号ＷＨＤに従って書き込み動作を行う一方、出力側のクロックＲＣＫ、水平同期信号ＲＨＤに従って読み出し動作を行う。 - 特許庁

When selectors 6 and 7 input a regular phase sampling clock CLK to the A/D converter 1 and input a reverse phase sampling clock CLK' to the A/D converter 2, selectors 8 and 9 output the digital signals Sd3 and Sd4 as they are.例文帳に追加

セレクタ６，７がＡ／Ｄ変換器１に正相サンプリングクロックＣＬＫを入力し、Ａ／Ｄ変換器２に逆相サンプリングクロックＣＬＫ′を入力したとき、セレクタ８，９はデジタル信号Ｓｄ３，Ｓｄ４をそのまま出力する。 - 特許庁

Furthermore, the N-multiplied clock is output outside a semiconductor integrated circuit, frequency dispersion or duty deterioration is computed and an input timing and a duty of the input signal are adjusted, thereby supplying a high-precision N-multiplied clock.例文帳に追加

また、N逓倍クロックを半導体集積回路の外部に出力し、周波数のバラツキやデューティ劣化量を計算し、入力信号の入力タイミング及びデューティを調整することで高精度なN逓倍クロックを供給する。 - 特許庁

When the selectors 6 and 7 input the reverse phase sampling clock CLK' to the A/D converter 1 and input the regular phase sampling clock CLK to the A/D converter 2, the selectors 8 and 9 exchange and output the digital signals Sd3 and Sd4.例文帳に追加

セレクタ６，７がＡ／Ｄ変換器１に逆相サンプリングクロックＣＬＫ′を入力し、Ａ／Ｄ変換器２に正相サンプリングクロックＣＬＫを入力したとき、セレクタ８，９はデジタル信号Ｓｄ３，Ｓｄ４を入れ替えて出力する。 - 特許庁

The system and method for implementing the IQ generator includes a master latch that generates an I signal in response to a clock input signal, and a slave latch that generates a Q signal in response to an inverted clock input signal.例文帳に追加

ＩＱ信号発生器を実施するためのシステム及び方法は、クロック入力信号に応答してＩ信号を発生するマスターラッチ、及び反転クロック入力信号に応答してＱ信号を発生するスレーブラッチを含む。 - 特許庁

The operating frequency is lowered by making the circuit to have constitution in which the oversampling of the input signal is performed once with a clock being 1.5 times of the frequency of the input clock and a filter whose transfer function is (Z0+Z-1) is applied in timing of once per three samples for sampling the same value.例文帳に追加

入力クロック周波数の１．５逓倍のクロックで一度オーバーサンプリングして、同一値をサンプルする３サンプルに１回のタイミングで伝達関数が（Ｚ０＋Ｚ−１）／２のフィルタを掛ける構成とし、動作周波数を下げる。 - 特許庁

To provide a data processing circuit, an image processor, and a data processing method for synchronizing data to be input in the timing of both edges of an input clock with an internal clock while achieving line isochronism by simple configurations.例文帳に追加

簡易な構成により、入力クロックに対して両エッジのタイミングで入力されるデータを、ライン等時性を実現しつつ、内部クロックに同期させるデータ処理回路、画像処理装置、及び、データ処理方法を提供すること。 - 特許庁

A synchronization circuit 100 having flip-flop 120 to hold an input signal by the system clock and the flip-flop 120 to hold the input signal by a signal of an opposite phase to the system clock detects the metastability by comparing the input signal with the output signal of the flip-flop 110.例文帳に追加

同期化回路１００は、システムクロックで入力信号を保持するフリップフロップ１２０と、システムクロックの逆位相の信号で入力信号を保持するフリップフロップ１２０とを有し、入力信号とフリップフロップ１１０の出力信号とを比較してメタステーブルを検出する。 - 特許庁

When slave data corresponding to the count of an input setting counter 6 are selected by an input selector 1, the selected slave data are latched by an input latch 2 synchronously with a transfer clock and the latched slave data are loaded to a shift register 3 synchronously with the transfer clock.例文帳に追加

入力設定カウンタ６のカウント値に対応する従属データが入力セレクタ１により選択されると、選択された従属データは転送クロックに同期して入力ラッチ２にラッチされ、ラッチされた従属データは転送クロックに同期してシフトレジスタ３にロードされる。 - 特許庁

When a high level input signal is input to an input terminal IN, during the clock signal to be applied to a clock terminal CKm keeps high level voltage, one end and the end of the current path of the n-channel TFT 51a are conducted, and high level voltage is applied to a node n1.例文帳に追加

クロック端子ＣＫｍに印加されるクロック信号がハイレベルの電圧である間に、入力端子ＩＮにハイレベルの入力信号が入力すると、ｎチャネルＴＦＴ５１ａは電流路の一端と他端が導通し、ノードｎ１にハイレベルの電圧を印加する。 - 特許庁

The circuit comprises an input terminal T13 of a testing input clock signal CK1 connected to an end of a common bus circuit 2 and a test input/output circuit 3A with an output terminal T32 of an output clock signal CKO retuned from the other end of the common bus circuit 2 in test operation.例文帳に追加

共通バス回路２の一端に接続されテスト用入力クロック信号ＣＫＩの入力端子Ｔ３１と、テスト動作時に共通バス回路２の他端から返送される出力クロック信号ＣＫＯの出力端子Ｔ３２とを有するテスト入出力回路３Ａを備える。 - 特許庁

In case of a differential input system, a differential input circuit 16 fetches an EVEN data by a DFFN 32 at the timing of the fall of a clock signal, from an output signal (out) of a differential amplifier 30 to which a data signal input to a P-side input terminal 12 and a data signal input to an N-side input terminal 14 are input.例文帳に追加

差動入力方式の場合には、差動入力回路１６は、Ｐ側入力端子１２に入力されたデータ信号及びＮ側入力端子１４に入力されたデータ信号が入力される差動アンプ３０の出力信号ｏｕｔから、ＤＦＦＮ３２がクロック信号の立ち下がりのタイミングでＥＶＥＮデータを取り込む。 - 特許庁

Two input signals IN and /IN having phases inverted relative to each other are input to each latch circuit 12, which latches the input signals IN and /IN in synchronization with a clock signal CLK input to a control input, and outputs latched inverted and non-inverted signals /OUT and OUT.例文帳に追加

各ラッチ回路１２には、互いに位相の反転した２つの入力信号ＩＮ，／ＩＮが入力され、制御入力に入力されてくるクロック信号ＣＬＫに同期して入力信号ＩＮ，／ＩＮをラッチし、ラッチした反転・非反転信号／ＯＵＴ，ＯＵＴを出力する。 - 特許庁

When a plurality of clock/frame pulses are synchronous or asynchronous in the clock/frame pulse generating and distribution system having a plurality of clock/frame pulse inputs, an individual mode is provided, a state monitor and control of the input clock/frame pulses is conducted, the optimum and ensured system clock/frame pulse is selected, generated and distributed.例文帳に追加

複数個のクロック／フレームパルス入力をもつクロック／フレームパルス生成および分配装置にて、複数個のクロック／フレームパルスが同期または非同期である場合において、個別のモードを有し、入力クロック／フレームパルスの状態監視および制御を行い、最適でかつ保証されたシステムクロック／フレームパルスを選択し、生成および分配する。 - 特許庁

A CPU 9 determines whether a clock to be used for execution is a clock to be supplied from the outside or a clock to be transmitted inside, and when determining that the pertinent clock is the clock to be supplied from the outside, the CPU 9 shifts an IC chip 4 to a power saving state since an ATR signal is output until the command is input from the outside.例文帳に追加

ＣＰＵ９は、実行にかかるクロックが、外部から供給されるクロックであるか、又は内部で発信されるクロックであるかを判断し、前記外部から供給されるクロックであると判断した場合には、ＣＰＵ９は、ＡＴＲ信号が出力された後に、外部からコマンドが入力されるまでＩＣチップ４を省電力状態に移行する。 - 特許庁

A chip capacitor 60 is connected at one end to the ground (GND) and at the other end to a clock signal line 50, for feeding a clock signal to a clock input terminal 21 of a BB-IC (base band processing integrated circuit) 20 from a clock output terminal 13 of an RF-IC (radio circuit integrated circuit) 10 containing a clock generator circuit 11.例文帳に追加

クロック発生回路１１を内蔵したＲＦ−ＩＣ（無線回路部集積回路）１０のクロック出力端子１３からＢＢ−ＩＣ（ベースバンド処理集積回路）２０のクロック入力端子２１へクロック信号を供給するクロック信号ライン５０にチップコンデンサ６０の一端を接続し、チップコンデンサ６０の他端をグランド（ＧＮＤ）に接続する。 - 特許庁

A clock generating circuit 1 is a buffer circuit consisting of a plurality of inverters, which is a circuit generating a clock CPCLK3 with an amplitude of VDD, and an inverted clock XCPCLK3 with the clock CPCLK3 inverted, based on an input clock CLK, and is used in common for the positive voltage power generating circuit 2 and the negative voltage power generating circuit 3.例文帳に追加

クロック発生回路１は、複数のインバータで構成されたバッファ回路であり、入力クロックＣＬＫに基づいて、ＶＤＤの振幅を有するクロックＣＰＣＬＫ３と、クロックＣＰＣＬＫ３が反転された反転クロックＸＣＰＣＬＫ３を発生する回路であり、正電源発生回路２と負電源発生回路３に共用されている。 - 特許庁

This semiconductor integrated circuit has: a clock generation circuit (15); clock selection circuits (34, 35) selecting a generated clock signal by a mode signal; clock driver circuits (37, 38) allowing input of the selected clock signal to perform driving by relatively large drive force or small force; and drive force selection circuits (46, 47) selecting the drive force.例文帳に追加

クロック発生回路（１５）と、発生されたクロック信号をモード信号によって選択するクロック選択回路（３４，３５）と、選択されたクロック信号を入力して相対的に大きな駆動力又は小さな駆動力で駆動するクロックドライバ回路（３７，３８）と、前記駆動力を選択する駆動力選択回路（４６，４７）とを有する。 - 特許庁