「clock input」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

A data error during transfer can be prevented by synchronizing a data word TWB_DATA stored in the register element 20 with a clock signal SYS_CLK of the second clock input part 4.例文帳に追加

レジスタ素子２０に格納されるデータワードＴＷＢ＿ＤＡＴＡが第２クロック入力部４のクロック信号ＳＹＳ＿ＣＬＫに同期していることにより、転送中のデータエラーを防止できる。 - 特許庁

A phase detection circuit 21 detects the difference of phase between a reference clock signal to be input and a clock signal to be output from a replica circuit 17 to be output to a delay control circuit 22.例文帳に追加

位相検知回路２１は、入力される基準クロック信号とレプリカ回路１７から出力されるクロック信号との位相の差を検知し遅延制御回路２２に出力する。 - 特許庁

An edge timing of the clock and an effective signal value of the signal input/output to/from the clock synchronization circuit at this timing are calculated using the second discrete model to execute the simulation.例文帳に追加

そして、クロックのエッジタイミングおよびこのタイミングでのクロック同期回路に入出力される信号の実効的信号値が、第２離散モデルを用いて計算され、シミュレーションが実行される。 - 特許庁

The clock which has reciprocated between a data transfer device 100 and the data output device 200 and then has returned is received by a cell which is not used for output of the clock (for example, the input/output cell 103).例文帳に追加

クロックの出力に使用していないセル（例えば入出力セル１０３）で、データ転送装置１００とデータ出力装置２００との間を往復して帰ってきたクロックを受ける。 - 特許庁

To obtain a clock extracting circuit to extract a stable clock even when duty ratio of an input signal is degraded in an optical receiver to be used for optical communication of data communication equipment.例文帳に追加

データ通信装置の光通信に使用される光受信器において、入力信号のデューティー比が劣化したときも、安定したクロックを抽出するクロック抽出回路を提供する。 - 特許庁

A clock from an oscillator (1) 11 is selected by a selector 13, an input image is processed by an image processing circuit (1) 15 in accordance with the clock and then an image for a frame is retained in an image memory 16.例文帳に追加

発振器(1)１１からのクロックを選択器１３により選択し、クロックに従い入力画像を画像処理回路(1)１５で処理後、画像メモリ１６へフレーム分の画像を保存する。 - 特許庁

In the output circuit 70, transistors p4 and n4 constituting the transfer gate circuit for controlling the input/output of the input pulse signal are disposed, and the clock pulse CK2 for driving the output circuit 70 is input to the input side of the transfer gate circuit.例文帳に追加

出力回路７０には、入力パルス信号の入出力を制御するトランスファーゲート回路をなすトランジスタｐ４，ｎ４を設け、出力回路７０を駆動するクロックパルスＣＫ２を、このトランスファーゲート回路の入力側に入力する。 - 特許庁

The input buffer unit buffers input data which are externally and asynchronously input through two or more channels by different input clock signals and outputs buffered data as first data and first data enabling signals.例文帳に追加

入力バッファ部は２つ以上のチャネルを通じて外部から非同期的に入力される入力データを相異なる入力クロック信号によりバッファリングし、バッファリングされた結果を第１データ及び第１データイネーブル信号として出力する。 - 特許庁

To stably analyze the specifications of an input image signal in an image processor for processing the input image signal by operating with a frequency-spread clock as a reference.例文帳に追加

周波数拡散されたクロックを基準に動作し、入力画像信号を処理する画像処理装置において、安定に入力画像信号の仕様を解析する。 - 特許庁

Wires Ld1 and Ld1x, and Ld2 and Ld2x from the plurality of input pads PADd1 and PADd1x, and PADd2 and PADd2x to the clock input circuit (level shifters 7A1 and 7A2) are set nearly equal in resistance among the plurality of clocks.例文帳に追加

複数の入力パッドＰＡＤｄ１，ＰＡＤｄ１ｘ，ＰＡＤｄ２，ＰＡＤｄ２ｘからクロック入力回路（レベルシフタ７Ａ１，７Ａ２）までの配線Ｌｄ１，Ｌｄ１ｘ，Ｌｄ２，Ｌｄ２ｘの抵抗が、複数のクロック間でほぼ等しく設定されている。 - 特許庁

After input and output of the delay circuit into which a clock is inputted is separated, delay time of the delay circuit is changed, and the input and the output of the delay circuit are reconnected.例文帳に追加

クロックが入力される遅延回路の入力と出力を切り離した後に、遅延回路の遅延時間を変更して遅延回路の入出力を再び接続させる。 - 特許庁

An input circuit 200 is provided with a plurality of input buffers 203, 205, 207, the clock selection circuit 210, a calibration circuit 209, and a plurality of data registers 221, 223, 225.例文帳に追加

入力回路２００は、複数の入力バッファ２０３、２０５、２０７、クロック選択回路２１０、キャリブレーション回路２０９及び複数のデータレジスタ２２１、２２３、２２５を備える。 - 特許庁

Both the flip flop circuit and the transfer signal generation circuit are circuits which output a signal input to a first input terminal with a half clock cycle delay.例文帳に追加

フリップフロップ回路と転送信号生成回路は共に、第１の入力端子に入力された信号を半クロック周期分遅らせて出力する回路である。 - 特許庁

The clock doubler circuit includes four input differential buffers, each of which has a path with a comparatively low skew between each input terminal and each output terminal.例文帳に追加

そのクロック・ダブラ回路は４つの入力差動バッファを含み、それらはそれぞれの入力端子とそれぞれの出力端子との間に比較的低スキューの径路を有している。 - 特許庁

The sample clock signal provides a variable time function such that the input signal characteristics may be sampled at several times during the input signal or bit window period.例文帳に追加

サンプリング・クロック信号は可変時間機能を提供して、入力信号の特性が入力信号或いはビット・ウィンドウの期間中に数回サンプリングされるようにする。 - 特許庁

An MUXSCANFF (max scan flip-flop) circuit 103 as a selection circuit is set in a scan mode for inspection and an inspection signal is inputted in scan input and/or clock input.例文帳に追加

選択回路としてのＭＵＸＳＣＡＮＦＦ回路１０３を検査用のスキャン・モードに設定し、スキャン入力及び／もしくはクロック入力に検査信号を入力する。 - 特許庁

For a blanking period, plural input pulses S11b are inputted to the scanning signal circuit 14 synchronizing with a high speed clock signal S11c, and an input pulse S11b is shifted up to a blanking position.例文帳に追加

ブランキング期間では、複数の入力パルスS11bが高速のクロック信号S11cに同期して走査信号回路14へ入力され、ブランキングの位置まで入力パルスS11bが移動する。 - 特許庁

A shift register 14 samples input data 10 according to a clock 12, converts the serial input data into parallel data and outputs the parallel data to a reception data selection section 16 and a data selector 18.例文帳に追加

シフトレジスタ14では、入力データ10をクロック12に従ってサンプリングし、シリアルデータからパラレルデータに変換して受信データ選択部16およびデータセレクタ18に出力する。 - 特許庁

A level shift circuit constituted of a capacitor C2 and resistors R1, R2 shifts a voltage of a clock signal CLK input to an input terminal 12.例文帳に追加

コンデンサＣ２および抵抗素子Ｒ１，Ｒ２によって構成されるレベルシフト回路は、入力端子１２に入力されるクロック信号ＣＬＫの電圧をシフトする。 - 特許庁

To provide a testing device and a test method capable of measuring efficiently an input/output characteristic of a test object circuit equipped with a plurality of input terminals, synchronously with a clock.例文帳に追加

クロックに同期して、複数の入力端子を備えたテスト対象回路の入出力特性の測定を効率良く行えるテスト装置及びテスト方法の提供。 - 特許庁

Each register has input terminals D and Dx which have positive polarity and negative polarity, respectively, is synchronized with a clock CLK and latches inputs from the input terminals, respectively.例文帳に追加

各レジスタは、正極性および負極性のそれぞれの入力端子Ｄ，Ｄｘを持ち、クロックＣＬＫに同期して前記入力端子からの入力をそれぞれラッチする。 - 特許庁

An input video signal received from a CCD 201 or a digital video tape 202 is supplied to an input source buffer 204 via a clock detection section 203.例文帳に追加

ＣＣＤ２０１またはデジタルビデオテープ２０２から入力された入力映像信号はクロック検出部２０３を介して入力ソースバッファ２０４に供給される。 - 特許庁

The module manager receives a serial input data stream 66 and a corresponding input clock signal 70 from a print controller 20 arranged outside of the ink-jet print head assembly.例文帳に追加

モジュールマネージャは、インクジェットプリントヘッドアセンブリの外部に配置されたプリンタコントローラ（２０）からシリアル入力データストリーム（６６）及び対応する入力クロック信号（７０）を受け取る。 - 特許庁

To provide a technique for solving a problem of the detection of an input signal edge even when a data width of an input signal is narrower than a clock period.例文帳に追加

入力信号のデータ幅がクロック周期よりも狭い場合でも入力信号のエッジを検出するという課題を解決するための技術を提供する。 - 特許庁

A polarization plane controller 122 polarizes signal light input from a light input terminal 101 into linear polarized light having a plane of polarization crossing the light clock pulse.例文帳に追加

偏波面コントローラ１２２は、光入力端子１０１から入力された信号光を、光クロックパルスと直交する偏光面の直線偏光に偏波する。 - 特許庁

An operating clock signal CLK80 of four-fold frequency of the main clock signal is generated from a clock generating circuit 47 and the input data of respective colors are converted to a serial data by an input circuit 44, subjected to prescribed image processing in a serial image processing circuit 45 and returned to parallel data by an output circuit 46.例文帳に追加

クロック発生回路４７からは、メインクロック信号の４倍の周波数で動作クロック信号ＣＬＫ８０が発生され、各色の入力データは、入力回路４４で直列に変換され、シリアル画像処理回路４５で順次所定の画像処理が施され、出力回路４６で並列に戻される。 - 特許庁

The clock recovery circuit recovering a clock from an input signal by using phase variable timing signal generating means 41, 42 in a feedback loop is configured such that the clock recovery circuit is provided with a means that shifts outputs CLKd', CLKb of the phase variable timing signal generating means 41, 42 from nearly the midpoint of the input signal.例文帳に追加

帰還ループ中の位相可変タイミング信号発生手段４１，４２を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段４１，４２の出力ＣＬＫｄ’，ＣＬＫｂを前記入力信号の略中央位置よりもずらす手段を備えるように構成する。 - 特許庁

To provide an edge detecting circuit which does not need a high frequency clock whose period is small as compared with a H level period and a L level period of an input signal pulse, in the edge detecting circuit which detects a change in input signal from a circuit operating with different clock systems by using a self clock system.例文帳に追加

異なるクロック系で動作する回路からの入力信号の変化を自己のクロック系で検出するエッジ検出回路において、入力信号パルスのＨレベル期間およびＬレベル期間に比べて周期が小さな高い周波数のクロックを必要としないエッジ検出回路を提供する。 - 特許庁

The station side device 10 includes: a device clock generator 11 for generating a device clock by receiving a network reference clock; a PON-OLT block 13 for generating transmission data by adding time stamp information to input data, using the device clock as an operation clock; and a reference phase detection controller 12 for generating correlation information indicative of correlation between the network reference clock and the time stamp information, so as to multiplex with downlink data.例文帳に追加

局側装置１０は、網基準クロックを受けて装置クロックを生成する装置クロック生成部１１と、装置クロックを動作クロックとし、入力データにタイムスタンプ情報を付加して送信データを生成するＰＯＮ−ＯＬＴブロック１３と、網基準クロックとタイムスタンプ情報との間の相関を表す相関情報を生成し、下りデータに多重する基準位相検出制御部１２とを備える。 - 特許庁

Furthermore, a first switch circuit which outputs the external clock input to the first group during testing and outputs the second clock to the first group during normal operation, and a first mask circuit which interrupts the outputting to the second group when the second group is not operated by the external clock input during testing and outputs the third clock to the second group during normal operation, are provided.例文帳に追加

さらに、試験時には外部クロック入力を第１の群に出力し、通常の使用時には第２のクロックを第１の群に出力する第１のスイッチ回路と、試験時において外部クロック入力で第２の群が動作しない場合には第２の群への出力を遮断し、通常の使用時には第３のクロックを第２の群に出力する第１のマスク回路とを設ける。 - 特許庁

An apparatus for restoring clock signal includes: a circulator which inputs and outputs N types of input data signals having different transmission speeds; band pass filters which extract N types of clock frequency components respectively corresponding to each transmission speed of the N types of input data signals; and clock amplifiers which amplify each of the N types of clock frequency components extracted.例文帳に追加

伝送速度が異なるＮ種類の入力データ信号を入力されて出力するサーキュレータと、Ｎ種類の入力データ信号それぞれの伝送速度に対応するＮ種類のクロック周波数成分それぞれを抽出する帯域通過フィルタ部と、抽出されたＮ種類のクロック周波数成分それぞれを増幅するクロック増幅部と、を備えるクロック復元装置である。 - 特許庁

In some examples, the DCC circuit may generate a pulse in response to a falling edge of an input clock signal, delay the pulse based on a control voltage, adjust the falling edge of the input clock signal based on the delayed pulse to produce an output clock signal, and adjust the control voltage based on the difference between a duty cycle of the output clock signal and a desired duty cycle.例文帳に追加

幾つかの例では、ＤＣＣ回路は、入力クロック信号の立ち下がりに応答してパルスを発生し、そのパルスを制御電圧に基づいて遅延し、遅延したパルスに基づいて入力クロック信号の立ち下がりを調節して出力クロック信号を生成し、出力クロック信号のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧を調節する。 - 特許庁

This is the semiconductor memory device in which input data are synchronized with one edge and the other edge of a clock signal and taken in, and which includes an input data memory selecting part that stores input data responding to at least one side out of one side edge and the other side edge of the clock signal, and selects the stored input data and outputs it.例文帳に追加

入力された入力データをクロック信号の一方のエッジと他方のエッジとに同期して取り込む半導体記憶装置であって、入力された入力データをクロック信号の一方のエッジと他方のエッジとの少なくとも一方に応答して記憶し、記憶された入力データを選択して出力する入力データ記憶選択部を有する。 - 特許庁

The phase of the sampling clock is derived by using the ratio of the remainder, obtained by dividing the difference between delay times generated in routes of a horizontal synchronizing signal and a video signal input to the AD conversion unit by a sampling clock period, and the period of the sampling clock.例文帳に追加

ＡＤ変換部に入力される、水平同期信号及び映像信号のルートでそれぞれ発生する遅延時間差を、サンプリングクロック周期で除算した剰余と、サンプリングクロックの周期との比を用いてサンプリングクロックの位相を導き出す。 - 特許庁

A time information extract circuit 33 extracts time information TM' from a multiplexed clock signal Cm' received from an input terminal 31 and a time setting circuit 34 sets the clock of a clock circuit 27 by using the extracted time information TM'.例文帳に追加

時刻情報抽出回路３３は、入力端子３１に入力される多重化クロック信号Ｃｍ′から時刻情報ＴＭ′を抽出し、時刻合わせ回路３４はこの抽出された時刻情報ＴＭ′で時計回路２７の時刻を合わせる。 - 特許庁

The phase synchronization apparatus includes an oscillator gain setting member configured to discriminate a frequency by sequentially delaying an input clock after dividing the input clock at a prescribed division ratio and to generate an oscillation gain setting signal by using discriminated frequency information, and a phase locked loop (PLL) circuit configured to oscillate an output clock having a frequency corresponding to the oscillation gain setting signal in response to the input clock.例文帳に追加

本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。 - 特許庁

Differential absolute values S12, S14 between output data D_OUT(N-1) one clock before and both of input data D_IN(N-1) one clock before and input data D_IN(N-2) two clocks before are calculated by subtractors 12, 14, respectively.例文帳に追加

１クロック前の出力データＤ＿ＯＵＴ（Ｎ−１）と、１クロック前の入力データＤ＿ＩＮ（Ｎ−１）および２クロック前の入力データＤ＿ＩＮ（Ｎ−２）の双方との差分絶対値Ｓ１２，Ｓ１４が、それぞれ減算器１２，１４にて算出される。 - 特許庁

The frequency-locked loop locks the frequency of an internal clock signal with the frequency of the input signal and generates a frequency locking signal representing that the input signal is frequency-locked with the internal clock signal.例文帳に追加

周波数同期ループは、内部クロック信号の周波数と前記入力信号の周波数とを同期させ、前記入力信号の周波数と前記内部クロック信号の周波数とが同期させられることを示す周波数同期信号を発生する。 - 特許庁

A phase difference detection means 13 detects a rising phase difference P1 that is a phase difference between a rising of the input data and a change point of the clock signal and also a fall phase difference P2 that is a phase difference between a fall of the input data and the change point of the clock signal.例文帳に追加

位相差検出手段１３は、入力データの立ち上がりとクロックの変化点との位相差である立ち上がり位相差Ｐ１と、入力データの立ち下がりとクロックの変化点との位相差である立ち下がり位相差Ｐ２とを検出する。 - 特許庁

The output end of the first logical circuit 203 is connected to the input ends of the clock inverters 204 and 205, and the output ends of the clock inverters 204 and 205 are connected to the input end of the first logical circuit 203 via the transfer gates 201 and 202.例文帳に追加

第１の論理回路２０３の出力端は、クロックドインバータ２０４、２０５の入力端に接続され、クロックドインバータ２０４、２０５の出力端は、トランスファゲート２０１、２０２を介して、第１の論理回路２０３の入力端に接続される。 - 特許庁

Furthermore, gate terminals G of the latch circuits 11, 13, 15, and 17 of odd number stages are connected to a clock input terminal ICLK, and gate terminals G of the latch circuits 12, 14, 16, and 18 of even number stages are connected to the clock input terminal ICLK via a inverter 19.例文帳に追加

また、奇数段目のラッチ回路１１，１３，１５，１７のゲート端子Ｇは、クロック入力端子Ｉ_CLK に接続され、偶数段目のラッチ回路１２，１４，１６，１８のゲート端子Ｇは、インバータ１９を介してクロック入力端子Ｉ__CLK に接続されている。 - 特許庁

In a high rate transmission of Xbps, an error correction code series of code length of n symbols is input to a syndrome arithmetic circuit 1 of an input clock frequency fMHz, and with b bits symbols in parallel of P symbols and then calculates the syndrome by n/P clock.例文帳に追加

Ｘｂｐｓの高速伝送において、符号長ｎシンボルの誤り訂正符号系列を、入力クロック周波数ｆＭＨｚでｂビットのシンボルをＰシンボル並列にシンドローム演算回路１に入力し、ｎ／Ｐクロックでシンドロームを計算する。 - 特許庁

The frequency comparator 1 mutually compares the repeated frequencies of the input data and clock signals and, when the frequency of clock signal is higher than the bit rate of the input data signal, a down signal is outputted but when the frequency is lower, an up signal is outputted.例文帳に追加

周波数比較器１は入力データとクロック信号との繰返し周波数同士を比較し、クロック信号の周波数が入力データ信号のビットレートより高い場合はｄｏｗｎ信号を、低い場合はｕｐ信号を出力する。 - 特許庁

A 1st data retiming circuit 102 outputs 1st reproduced data 5 by retiming an input data signal 1 at the 1st clock and a 2nd data retiming circuit 105 outputs 2nd reproduced data 6 by retiming the input data signal at the 2nd clock.例文帳に追加

第１データリタイミング回路１０２は第１クロックで入力データ信号１をリタイミングして第１再生データ５を出力し、第２データリタイミング回路１０５は第２クロックで入力データ信号をリタイミングして第２再生データ６を出力する。 - 特許庁

A ground terminal 24, a read/write terminal 25 to input a read/write control signal W/R, a clock terminal 26 to input a clock signal CLK and a ground terminal 27 are included in the lower section of the counter face 13 of the circuit board 10.例文帳に追加

回路基板１０の対向面１３の下段には、接地端子２４、リード・ライト制御信号Ｗ／Ｒを入力するためのリード・ライト端子２５、クロック信号ＣＬＫを入力するためのクロック端子２６、および接地端子２７が備えられている。 - 特許庁