「gate terminal」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

This article lending system 1 is provided with a terminal device 2 for performing lending or return processing of an article 4 and an article taking-out monitoring gate 3 for monitoring that the article 4 is taken out.例文帳に追加

物品貸出しシステム１は、物品４の貸出し又は返却処理を行う端末装置２と、物品４の無断持ち出しを監視する物品持ち出し監視ゲート３とを備える。 - 特許庁

The other connection terminal 8 of the TCP7 is electrically connected to substrate terminals 10, 12 of gate and source substrates 9, 11 via an anisotropic conductive adhesive tape 13.例文帳に追加

ＴＣＰ７の他端の連結端子８は、異方性導電接着テープ１３を介して、ゲート基板９およびソース基板１１の基板端子１０、１２と電気的に接続されている。 - 特許庁

The inner circumferential plane 10I of a gate lead-out terminal 10 and the center 10F sandwiched between the insulating cylinders of a GCT device in a vertical direction are integrally formed annularly.例文帳に追加

ゲート取出し端子１０の内周平面部１０Ｉと、ＧＣＴ素子の絶縁筒によって上下より挟み込まれる中央部１０Ｆとを、リング形状として一体的に構成する。 - 特許庁

The output terminal of the comparator is provided with an output circuit comprising a MOS transistor and a constant current source, and the gate of the MOS transistor is provided with a switch circuit controlled by a switch control circuit further.例文帳に追加

コンパレータの出力端子に、ＭＯＳトランジスタと定電流源からなる出力回路を設け、さらにＭＯＳトランジスタのゲートにスイッチ制御回路で制御されるスイッチ回路を設けた。 - 特許庁

When selecting a memory cell, the selection signal SEL is supplied through the selection signal supply line L1 to the gate terminal of the added first FET (N1) to turn it on.例文帳に追加

メモリセルの選択時に、第１の追加ＦＥＴをオン状態とする選択信号ＳＥＬを、選択信号供給線Ｌ１を介して第１の追加ＦＥＴ・Ｎ１のゲート端子に供給する。 - 特許庁

The semiconductor integrated circuit comprises a circuit block 10, and an MOS transistor M3 which is connected to the gate of an output terminal Pout of the circuit block through an external metal wiring 15.例文帳に追加

半導体集積回路は回路ブロック１０、回路ブロックの出力端子Ｐｏｕｔに外部メタル配線１５を介してゲートに接続されたＭＯＳトランジスタＭ３を備えている。 - 特許庁

To provide a semiconductor device for preventing the generation of any crystal defect at the corner parts of gate trenches at terminal parts at the time of adopting a contact trench structure.例文帳に追加

コンタクトトレンチ構造を採用したときに、終端部のゲートトレンチのコーナー部に結晶欠陥が発生するのを防止できる半導体装置を提供することを目的としている。 - 特許庁

The EXOR gate 2 exclusive ORs the received signals, generates a pulse signal with a pulse width, corresponding to the delay time and outputs it to an input terminal of a low-pass filter 3.例文帳に追加

ＥＸＯＲゲート２は、入力した信号の排他的論理和を取り、遅延時間に対応するパルス幅を有するパルス信号を生成して、ローパスフィルタ３の入力端子に出力する。 - 特許庁

Entrance date and time to a parking lot, transmitted by an entrance gate terminal of the parking lot system are stored in a memory of an IC card in process of processing about entrance to the parking lot.例文帳に追加

駐車場入場についての処理の過程で駐車場システムの入場ゲート端末が送信する駐車場への入場日時をＩＣカードのメモリに記憶する。 - 特許庁

When the load current of a load circuit 4a increases and the voltage at an output terminal 3 drops, this voltage drop is transmitted to the gate of a PMOS 11a through a capacitor 13a.例文帳に追加

負荷回路４ａの負荷電流が増加して出力端子３の電圧が低下すると、この電圧低下はキャパシタ１３ａを介してＰＭＯＳ１１ａのゲートに伝達される。 - 特許庁

In a display period (at least for one frame) until a next control signal is inputted to the terminal 3 after the finish of sampling, the hold circuit 5 holds the gate voltage to be the fixed value.例文帳に追加

サンプリング終了後次の制御信号が端子３に入力されるまでの表示期間（少なくとも１フレーム分）中、ホールド回路５でゲート電圧を一定値にホールドする。 - 特許庁

The interface section includes a first MOSFET on an SOI substrate having a floating back gate, and converts a terminal switch signal of input serial data into parallel data.例文帳に追加

前記インタフェース部は、フローティング状態のバックゲートを有しＳＯＩ基板上に設けられた第１のＭＯＳＦＥＴを含み、入力したシリアルデータの端子切替信号をパラレルデータに変換する。 - 特許庁

The refrigerator 1 is connected to a Web server 5 through the terminal 9, a home gate way 10 and an internet 6, and its drive state information is automatically transmitted to the server 5 at each prescribed time.例文帳に追加

冷蔵庫１は、ホーム端末９、ホームゲートウェイ１０、インターネット６を介してＷｅｂサーバ５に接続され、その運転状態情報が一定時間ごとにＷｅｂサーバ５に自動送信される。 - 特許庁

A constant current Iw is applied to a driving transistor of a pixel of the display panel, and a gate terminal voltage of the driving transistor is used to generate the precharge voltage Vp.例文帳に追加

プリチャージ電圧Ｖｐは、表示パネルの画素の駆動トランジスタに定電流Ｉｗを印加し、定電流Ｉｗを流している駆動用トランジスタのゲート端子電圧を用いて発生させる。 - 特許庁

The access control device has a gate 3-0, electrically locked doors 3-15-1, 3-15-2, a card reader 3-6, a biometric authentication device 3-3 with a biometric authentication terminal 3-5, a scale 3-12-1, and a controller 3-1.例文帳に追加

アクセス制御装置は、ゲート3-0 と、電気錠付き扉3-15-1,3-15-2 と、カードリーダ3-6 と、生体認証端末3-5 を有する生体認証装置3-3 と、体重計3-12-1と、制御機3-1 を有する。 - 特許庁

In a NMOS 24, a second power supply voltage Vss is supplied to a source, the reference voltage Vb is supplied to a gate, and a drain is connected to the output terminal Tout.例文帳に追加

また、ＮＭＯＳ２４において、そのソースには第２電源電圧Ｖｓｓが供給され、そのゲートには基準電圧Ｖｂが供給され、そのドレインは出力端子Ｔoutに接続される。 - 特許庁

A discharge resistor Rg2 is provided for forming the charge/discharging channel of the capacitor C2, connected between the auxiliary winding T1c and the gate terminal of the commutation-side switching element TR2.例文帳に追加

補助巻線Ｔ１ｃと転流側スイッチ素子ＴＲ２のゲート端子との間に接続されたコンデンサＣ２の、電荷の放電経路を形成する放電用抵抗Ｒｇ２を備える。 - 特許庁

A 10 dB optical wavelength depultiplexer 12 supplies a portion of the RZ optical signal pulse from an input terminal 10 and applies the remaining to an optical-optical gate device 16.例文帳に追加

１０ｄＢ光分波器１２は、入力端子１０からのＲＺ光パルス信号の一部を光クロックパルス発生装置１４に供給し、残りを光−光ゲート装置１６に印加する。 - 特許庁

A voltage at mutual connection point of second and third resistors (R2, R3) series-connected to each other between an input signal terminal (3) and a point having an electric power source potential is applied to the gate of the PMOS transistor.例文帳に追加

ＰＭＯＳトランジスタのゲートに入力信号端子（３）と電源電位との間に直列接続した第２、第３の抵抗（Ｒ２、Ｒ３）の相互接続点の電圧を印加する。 - 特許庁

A home gate way 3 receives the IP broadcasting and contents from a wide area network 4 and distributes them to a receiving terminal 2, and at the same time, obtains a program information of each broadcasting media and stores it.例文帳に追加

ホームゲートウェイ３は、広帯域ネットワーク４からＩＰ放送やコンテンツを受信して受信端末２に配信するとともに、各放送メディアの番組情報を取得して蓄積する。 - 特許庁

A pixel circuit 14 is provided with a TFT 19 for non-display data writing, in which a fixed power supply voltage VP is applied to the gate terminal of the TFT 19 for non-display data writing.例文帳に追加

画素回路１４に非表示データ書き込み用ＴＦＴ１９を設け、非表示データ書き込み用ＴＦＴ１９のゲート端子には固定の電源電圧ＶＰを印加する。 - 特許庁

Then, this is provided with a transistor Q3 whose source is connected to the ground, and the gate is connected to the source of the transistor Q2, and the drain is connected to an input terminal 1 via a resistor R7.例文帳に追加

そしてソースがグランドに接続されたトランジスタＱ３を設け、そのゲートをトランジスタＱ２のソースに接続し、ドレインを抵抗Ｒ７を介して入力端子１に接続する。 - 特許庁

A voltage at mutual connection point of fifth and sixth resistors (R5, R6) series-connected to each other between the input signal terminal and a point having a ground potential is applied to a gate of the NMOS transistor.例文帳に追加

ＮＭＯＳトランジスタのゲートに入力信号端子と接地電位との間に直列接続した第５、第６の抵抗（Ｒ５、Ｒ６）の相互接続点の電圧を印加する。 - 特許庁

A power supply equipment 10 is so structured that the voltage at which a capacitor 126 for a power supply is charged may be applied to a gate terminal of a switching element 120 to turn the element 120 into a conducting state.例文帳に追加

この電源装置１０では、電源用コンデンサ１２６に充電された電圧がスイッチ素子１２０のゲート端子に印加され、スイッチ素子１２０が導通するように構成されている。 - 特許庁

To provide a synchronous rectification converter which is higher in efficiency and reliability irrespective of the specification of power supply, preventing the breakdown of a gate terminal of a MOSFET for synchronous rectification.例文帳に追加

同期整流用ＭＯＳＦＥＴのゲート端子の破壊を防止し、電源の仕様によらず、高効率で高信頼性な同期整流コンバータを提供することを目的とする。 - 特許庁

A gate and a drain of a PMOS 31 are short-circuited, a constant current generation circuit 34 and a resistor 35 are connected in parallel between a connection point and a grounding terminal GND.例文帳に追加

ＰＭＯＳ３１のゲートとドレインは短絡しており、当該接続点と接地端子ＧＮＤとの間に定電流発生回路３４と抵抗３５が並列に接続されている。 - 特許庁

Besides, the gate control circuit 60 turns off the power MOS transistor 10, receiving a voltage of zero or above which is generated between the terminals of the resistance element 20 with the anode terminal A considered as the potential basis.例文帳に追加

またゲート制御回路６０は、抵抗素子２０の端子間に陽極端子Ａを電位基準として発生した零以上の電圧を受けてパワーＭＯＳトランジスタ１０をオフする。 - 特許庁

A switch 101 is connected between an output terminal of a νMOS inverter INV and a floating gate FG and a switch control circuit A109 controls the on/offs of the switch 101.例文帳に追加

νＭＯＳインバータＩＮＶの出力端子とフローティングゲートＦＧとの間にスイッチ１０１を接続し、スイッチ１０１のオン／オフをスイッチ制御回路Ａ１０９によって制御する。 - 特許庁

A voltage latch sense amplifier circuit 30, two capacitor elements C1, C2, and a N-MOS transistor 31 in which an input terminal IN is connected to a gate constitute a voltage switch circuit 21.例文帳に追加

電圧ラッチ型のセンスアンプ回路３０と２つの容量素子Ｃ1,Ｃ2と入力端子INがゲートに接続されたＮ‐ＭＯＳトランジスタ３１で電圧スイッチ回路２１を構成する。 - 特許庁

The ticket gate machine 30 allows passing of the user through it only when transfer ticket information held by the machine matches with transfer ticket information of the user terminal 10.例文帳に追加

改札機３０は自己の保持する振替乗車券情報と利用者端末１０の振替乗車券情報が一致する場合のみ利用者の改札機の通過を許可する。 - 特許庁

A write control signal from a write control signal D flip-flop 5 and a clock signal from an input terminal 1 are supplied to the AND gate 10, a write strobe signal is generated.例文帳に追加

また、書き込み制御信号Ｄフリップフロップ５からの書き込み制御信号と、入力端子１からのクロック信号がアンドゲート１０に供給されて、書き込みストローブ信号が発生される。 - 特許庁

When the switch 17 is turned on (control terminal Ict is grounded), a resistor R5 is parallel connected with a resistor R4 and the bias voltage impressed to the gate of the transistor Q2 becomes higher one on two stages.例文帳に追加

スイッチ１７がオン（制御端子Ictが接地の場合）、抵抗Ｒ５は抵抗Ｒ４と並列に接続され、トランジスタＱ２のゲートに印加されるバイアス電圧が２段階のうち高い方になる。 - 特許庁

The switching regulator 5 compares the voltage value entered from the differential amplification circuit 4 with a reference voltage β, controls the voltage of the power supply 1 and applies it to a gate terminal of the FET 2.例文帳に追加

スイッチングレギュレータ５は、差動増幅回路４から入力された電圧値と基準電圧βとを比較して電源１の電圧を制御してＦＥＴ２のゲート端子に印加する。 - 特許庁

When the restricted functions are performed, a history is stored in a restricted function use history storage region 162 of the storage unit 160, and the contents of the history are informed to the gate device and a manager's terminal.例文帳に追加

制限された機能が使用された場合は、記憶部１６０の制限機能使用履歴記憶領域１６２に履歴を保存し、その内容をゲート装置や管理者の端末に通知する。 - 特許庁

This package includes a gate G, a Kelvin emitter electrode KE, a sense terminal SE, and an anode A and a cathode K of a temperature sensitive diode SD, and these are connected to a semiconductor substrate 50.例文帳に追加

このパッケージは、ゲートＧ、ケルビンエミッタ電極ＫＥ、センス端子ＳＥ、感温ダイオードＳＤのアノードＡおよびカソードＫの各端子を備え、これらが半導体基板５０に接続されている。 - 特許庁

The battery control circuit 3 shuts off the gate current of the first thyristor S1 to turn off the first thyristor S1 when the battery side earth terminal Earth2 is detached from the ground.例文帳に追加

バッテリ制御回路３は、バッテリ側アース端子Ｅａｒｔｈ２が接地から外れた場合には、第１のサイリスタＳ１のゲート電流を遮断して、第１のサイリスタＳ１をオフする。 - 特許庁

A gate server 14 attaches information denoting a state o a subscriber possessing the mobile communication terminal to the associated information acquisition request and an information server 16 receives the resulting request.例文帳に追加

この関連情報取得要求は、ゲートウェイサーバ１４により移動通信端末を所有する加入者の状態を示す情報が付加された後に情報サーバ１６に受信される。 - 特許庁

The voltage detection circuit is constructed by connecting the gate terminal of PchMOSFET of the buffer circuit in the voltage detection circuit with the drain of PchMOSFET, to turn off PchMOSFET of the buffer circuit.例文帳に追加

電圧検出回路のバッファー回路のＰｃｈＭＯＳＦＥＴのゲート端子にＰｃｈＭＯＳＦＥＴのドレインを接続してバッファー回路のＰｃｈＭＯＳＦＥＴをオフさせる構成とした。 - 特許庁

A cascode-connected transistor has a source-grounded transistor receiving an input signal, and a gate-grounded transistor connected to a drain terminal of the source-grounded transistor to output an output signal.例文帳に追加

カスコード接続トランジスタは、入力信号を受けるソース接地トランジスタと、このソース接地トランジスタのドレイン端子と接続し、出力信号を出力するゲート接地トランジスタとを含む。 - 特許庁

The top gate TG of the high-side MOS transistor Q1 of a driving circuit 200 in a driving circuit 200 of a half-bridge connection is connected to the connection terminal of the transistor 12 and the transistor for discharge 40.例文帳に追加

トランジスタ１２と放電用トランジスタ４０との接続端子には、ハーフブリッジ接続の駆動回路２００のハイサイドのＭＯＳトランジスタＱ１のトップゲートＴＧが接続される。 - 特許庁

A card terminal 1 disposed at an exit gate of the employee's company issues an ID when the employee of the company visits the other company, registers it in a management server 2, and writes it into an ID card 3.例文帳に追加

自社の退門所に配置されたカード端末１は、自社社員が他社へ訪問するに際し、ＩＤを発行し、管理サーバ２に登録すると共にＩＤカード３に書込む。 - 特許庁

The frequency-voltage conversion circuit comprises: a differentiation circuit receiving a clock signal; a buffer circuit receiving an output from the differentiation circuit outputting it as a pulse wave; an integration circuit converting the pulse wave output by the buffer circuit to a DC voltage; and a MOS transistor receiving the clock signal at a gate terminal and having a source terminal connected to a ground terminal and a drain terminal connected to an output terminal of the differentiation circuit.例文帳に追加

周波数−電圧変換回路は、クロック信号を受信する微分回路と、微分回路の出力を受けてパルス波として出力するバッファ回路と、バッファ回路から出力されたパルス波を直流電圧に変換する積分回路と、クロック信号をゲート端子で受信するとともに、ソース端子が接地端子に接続され、ドレイン端子が微分回路の出力端子に接続されたＭＯＳトランジスタと、を備えている。 - 特許庁

In the semiconductor integrated circuit apparatus, a drain D, a gate G, a source S, and a back gate BG in a high-concentration diffusion region are formed in this order, and an insulating gate field effect transistor having a drain output terminal pad is included.例文帳に追加

ドレインＤ、ゲートＧ、ソースＳ及び高濃度拡散領域のバックゲートＢＧが、この順序で形成され、ドレイン出力端子ｐａｄを有する絶縁ゲート電界効果型トランジスタを含む半導体集積回路装置において、バックゲート用に形成された前記高濃度拡散領域の一部分の、ドレイン出力端子ｐａｄが設けられた位置とは反対側のみに金属配線を設ける。 - 特許庁

To stabilize the potential of a gate drive circuit by making the same potentials of the reference-potential side output terminal of the gate drive circuit and each emitter side of a plurality of parallel-connected switching elements, while suppressing current imbalances or unstable phenomena of the plurality of parallel-connected switching elements, and to prevent an abnormal voltage from being applied to the gate drive circuit.例文帳に追加

本発明は、並列接続した複数のスイッチング素子の電流不平衡あるいは不安定現象を抑制した上で、ゲート駆動回路の基準電位側出力端子と並列接続した複数のスイッチング素子の各エミッタ側とを同電位にしてゲート駆動回路の電位を安定にし、ゲート駆動回路に異常な電圧が印加されるのを防止することを目的とする。 - 特許庁

The semiconductor memory device includes a memory element which includes a diode-connected first transistor, a second transistor whose gate is connected to one terminal of a source electrode and a drain electrode of the diode-connected first transistor, and a capacity element connected to the one terminal of the source electrode and the drain electrode of the diode-connected first transistor and the gate of the second transistor.例文帳に追加

ダイオード接続した第１のトランジスタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第２のトランジスタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の端子及び第２のトランジスタのゲートに接続する容量素子を有するメモリ素子を含む半導体記憶装置である。 - 特許庁