「gate-array device」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

OPTICAL GATE ARRAY DEVICE AND METHOD FOR OPERATING THE SAME例文帳に追加

光ゲートアレイ装置、及びその動作方法 - 特許庁

PROGRAMMABLE GATE ARRAY DEVICE AND CIRCUIT SWITCHING METHOD例文帳に追加

プログラマブルゲートアレイ装置及び回路切替方法 - 特許庁

GATE ARRAY DEVICE AND AUTOMATIC ARRANGEMENT ROUTING METHOD例文帳に追加

ゲートアレイ装置および自動配置配線方式 - 特許庁

To eliminate a gate array device and a physical memory accompanying the gate array device by carrying out a shaping process by a CPU.例文帳に追加

シェーピング処理をＣＰＵで行い、ゲートアレイデバイスとそれに付随する物理メモリを不要にする。 - 特許庁

MANUFACTURE OF SEMICONDUCTOR DEVICE USING PROGRAMMABLE GATE ARRAY例文帳に追加

プログラマブルゲートアレイによる半導体装置の製造方法 - 特許庁

MASK-PROGRAMMABLE LOGIC DEVICE WITH PROGRAMMABLE GATE ARRAY PART例文帳に追加

プログラマブル・ゲートアレイ部を備えたマスクプログラマブル論理装置 - 特許庁

SIGNAL HOLDING CIRCUIT, SEMICONDUCTOR DEVICE, GATE ARRAY AND IC CARD例文帳に追加

信号保持回路、半導体装置、ゲートアレイおよびＩＣカード - 特許庁

A mask-programmable logic device includes a programmable gate array part.例文帳に追加

プログラマブルゲートアレイ部を備えるマスクプログラマブル論理装置を提供する。 - 特許庁

DATA WRITING DEVICE AND DATA WRITING METHOD FOR OPTICAL RECONSTRUCTION TYPE GATE ARRAY例文帳に追加

光再構成型ゲートアレイのデータ書込装置及びデータ書込方法 - 特許庁

The main process is carried out by CPU and a processing memory is replaced by the memory of the CPU, so that a gate array device and a physical memory accompanying the gate array device can be eliminated.例文帳に追加

本処理をＣＰＵで行い、また、処理用メモリをＣＰＵのメモリで賄うことにより、ゲートアレイデバイスとそれに付随する物理メモリが不要となる。 - 特許庁

In the array substrate and the display device having the array substrate, a switching element of the array substrate is connected to each gate line and each data line.例文帳に追加

アレイ基板及びアレイ基板を有する表示装置において、アレイ基板のスイッチング素子は各ゲート線及び各データ線に接続される。 - 特許庁

To provide an electronic device that can simply and by rewriting a field programmable gate array from a remote location.例文帳に追加

フィールドプログラマブルゲートアレイの書き換え作業が、遠隔から簡単にできるようにする。 - 特許庁

To avoid an erroneous configuration to a field programmable gate array (FPGA) of the same kind in the same device.例文帳に追加

同一装置内の同一品種のＦＰＧＡへの誤コンフィギュレーションを回避する。 - 特許庁

To obtain a semiconductor memory device capable of reducing the area of a memory array block without narrowing the gate width of a floating gate.例文帳に追加

フローティングゲートのゲート幅を狭くすることなくメモリアレイブロックの面積を縮小できる半導体記憶装置を得る。 - 特許庁

The device is provided with a memory cell array 11, selection gate transistors SGD, SGS, a control gate driving circuit 12, a selection gate driving circuit 13, and a source line driving circuit 14.例文帳に追加

メモリセルアレイ１１、選択ゲートトランジスタＳＧＤ、ＳＧＳ、制御ゲート駆動回路１２、選択ゲート駆動回路１３、ソース線駆動回路１４を備える。 - 特許庁

By interposing a device such as a PLD (Programmable Logic Device) or an FPGA (Field Programmable Gate Array) between the controller and the devices, the controller can easily establish the communication with the plurality of devices by one I/F.例文帳に追加

このコントローラとデバイスとの間にＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）等のデバイスを介する事により、コントローラからは一つのＩ／Ｆで複数のデバイスと容易に通信を確立することができる。 - 特許庁

METHOD FOR USING ELECTRICALLY RECONSTITUTABLE GATE ARRAY LOGIC AND DEVICE CONSTITUTED BY THE SAME例文帳に追加

電気的に再構成可能なゲ—トアレイロジックを用いる方法及び、これによって構成される装置 - 特許庁

METHOD USING ELECTRICALLY RECONSTITUTABLE GATE ARRAY LOGIC AND DEVICE CONSTITUTED BY THE SAME例文帳に追加

電気的に再構成可能なゲ—トアレイロジックを用いる方法及び、これによって構成される装置 - 特許庁

To provide a liquid crystal display device including a plurality of gate lines, a plurality of data lines, a pixel array, a gate driver, a timing controller, and an optimization circuit.例文帳に追加

液晶ディスプレイ装置は、複数のゲートライン、複数のデータライン、画素アレイ、ゲートドライバ、タイミングコントローラ及び最適化回路を有する。 - 特許庁

In a trench type insulating gate semiconductor device 100, a width of an electrical load storing layer 113 in an array direction of a gate electrode 120 and a dummy gate 121 (gate electrode 120) is set to 1.4 μm or less.例文帳に追加

トレンチ型絶縁ゲート半導体装置１００は、ゲート電極１２０およびダミーゲート１２１（ゲート電極１２０）の配列方向における電荷蓄積層１１３の幅が、１．４μｍ以下とされる。 - 特許庁

The display panel of the liquid crystal display device includes a TFT array substrate on which a plurality of gate wires 2 are formed and a counter substrate opposed to the TFT array substrate.例文帳に追加

液晶表示装置の表示パネルは、複数のゲート配線２が形成されたＴＦＴアレイ基板と、それに対向する対向基板を備える。 - 特許庁

To accelerate a semiconductor integrated circuit device in a gate array part and to reduce power consumption in a memory part.例文帳に追加

半導体集積回路装置の高速化をゲートアレイ部で実現し、低消費電力化をメモリ部で実現する。 - 特許庁

METHOD FOR FORMING SEMICONDUCTOR ARRAY OF FLOATING GATE MEMORY CELL HAVING STRAP REGION AND PERIPHERAL LOGIC DEVICE REGION例文帳に追加

ストラップ領域及び周辺論理デバイス領域を有するフローティングゲートメモリセルの半導体アレーを形成する方法 - 特許庁

To reduce man-hours concerning a circuit for testing a gate array provided in a one-chip ASIC microcomputer and automatically convert test vectors for the gate array to test vectors for a semiconductor integrated circuit device.例文帳に追加

ゲート・アレイ部を備えたワンチップＡＳＩＣマイコンにおいて、ゲート・アレイ部の試験のための回路についての工数を削減し、ゲート・アレイ部のテストベクタを半導体集積回路装置のテストベクタに自動で変換する。 - 特許庁

To provide a method of inspecting an array substrate and an inspection device thereof, which allow a disconnection defect of a gate line to be detected even when potential is applied from both ends of the gate line.例文帳に追加

ゲート線の両端から電位を印加してもゲート線の断線不良を検知できるアレイ基板の検査方法及び検査装置を提供する。 - 特許庁

To prevent penetration of a gate insulator film and a sheet resistance enhancement of a gate electrode in a CMOS logic device and a DRAM and an area enhancement of a logic gate array part in the CMOS logic device.例文帳に追加

ＣＭＯＳロジックデバイスおよびＤＲＡＭにおけるゲート絶縁膜の突き抜け、ゲート電極のシート抵抗増大を防止するとともに、ＣＭＯＳロジックデバイスにおいてはロジックゲートアレイ部の面積増大を合わせて防止する。 - 特許庁

To provide a TFT array inspection device which detects defects of a gate drive circuit on a substrate having two gate drive circuits in a TFT array region, even in the case that one of the gate drive circuits has the defects.例文帳に追加

１つのＴＦＴアレイ領域に２つのゲート駆動回路が設けられた基板においてゲート駆動回路の検査を行う場合において、いずれか一方のゲート駆動回路に欠陥がある場合でもゲート駆動回路の欠陥を検出する。 - 特許庁

The MPU 9 reads circuit data from an ROM 23, and writes the circuit data in an FPGA(field programmable gate array) or a PLD(programmable logic device) as a logic device 22.例文帳に追加

ＭＰＵ９は、ＲＯＭ２３から回路データを読み出し、ロジック・デバイス２２としてのＦＰＧＡあるいはＰＬＤ等に書き込む。 - 特許庁

To provide an abnormality diagnostic method and device for an FPGA (field programmable gate array), allowing securement of sufficiently high diagnostic accuracy.例文帳に追加

充分に高い診断精度を確保することが可能なＦＰＧＡの異常診断方法及び装置を提供すること。 - 特許庁

SEMICONDUCTOR DEVICE, NON-VOLATILE RANDOM ACCESS MEMORY, FLOATING GATE MEMORY CELL SEMICONDUCTOR MEMORY ARRAY, AND METHOD OF FORMING THE SAME例文帳に追加

半導体装置、不揮発性ランダムアクセスメモリセル、フローティングゲートメモリセルの半導体メモリアレイ、及び、このアレイを形成する方法 - 特許庁

The voltage between source and gate of the field effect transistor (601) is supplied for each line of the detection device array or each pixel.例文帳に追加

電界効果トランジスタ（６０１）のソース-ゲート間電圧が検出器アレイの行毎または画素毎に供給される。 - 特許庁

DEVICE AND METHOD FOR CORRECTING LIGHT IRRADIATION POSITION OF OPTICAL RECONSTRUCTION TYPE GATE ARRAY例文帳に追加

光再構成型ゲートアレイの光照射位置補正装置及び光再構成型ゲートアレイの光照射位置補正方法 - 特許庁

To realize a semiconductor device equipped with a gate protecting function while restraining an increase of an array area in a transistor array equipped with diffusion bit lines and word lines intersecting the bit lines.例文帳に追加

拡散ビット線とこれに交差するワード線を備えたトランジスタアレイにおいて、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えた半導体装置を実現する。 - 特許庁

In the semiconductor memory device 1, a back gate electrode 21 is arranged in the cell array section CA and the gate electrode 22 of a field effect transistor 25 in the peripheral circuit section SC.例文帳に追加

半導体記憶装置１において、セルアレイ部ＣＡにはバックゲート電極２１を設け、周辺回路部ＳＣには電界効果トランジスタ２５のゲート電極２２を設ける。 - 特許庁

The matrix type cold cathode electron source device comprises an electron source wherein an emitter array arranged by a plurality of emitters for emitting electrons is arranged in a matrix shape, a gate electrode array with an opening arranged to face the emitter array, a gate signal wire formed at a lower part of the electron gun via an insulating layer, and a plug for electrically connecting the gate electrode array and the gate signal wire.例文帳に追加

電子を放出するエミッタが複数配列したエミッタアレイをマトリクス状に配置した電子源と、前記エミッタアレイに対向するように配置された開口部を持つゲート電極アレイと、前記電子源の下部に絶縁層を介して形成されたゲート信号配線と、前記ゲート電極アレイと前記ゲート信号配線とを電気的に接続するためのプラグと、を有するマトリックス型冷陰極電子源装置。 - 特許庁

The display device is provided with a pixel array part 1 consisting of a plurality of memory cells, a signal line driving circuit 2, and a gate line driving circuit 3.例文帳に追加

本発明は、複数のメモリセルからなる画素アレイ部１と、信号線駆動回路２と、ゲート線駆動回路３とを備える。 - 特許庁

To provide a semiconductor device having a field programmable gate array which can reduce the number of outside connecting terminals.例文帳に追加

外部接続端子数を少なくすることができる、フィールドプログラマブルゲートアレイを有するマルチチップ型半導体装置を提供する。 - 特許庁

A TFT array inspection device comprises a gate drive circuit driver part which supplies driving signals to gate drive circuits arranged on a substrate as an inspection object and a detecting part which scans a TFT array region arranged on the substrate as the inspection object and detects the drive states of the gate drive circuits and the TFT array region based on a scanning image of the TFT array region obtained from the scan.例文帳に追加

検査対象である基板が備えるゲート駆動回路に駆動信号を供給するゲート駆動回路用ドライバ部と、検査対象である基板が備えるＴＦＴアレイ領域を走査し、走査で得られるＴＦＴアレイ領域の走査画像に基づいて、ゲート駆動回路およびＴＦＴアレイ領域の駆動状態を検出する検出部とを備える。 - 特許庁

On the TFT (thin film transistor) array substrate of a liquid crystal display device, a plurality of gate wirings 2a which extend from a packaging terminal part to the gate-terminal side through a display area are provided.例文帳に追加

液晶表示装置のＴＦＴアレイ基板においては、実装端子部分から表示エリア部を経てゲート終端側に伸びる複数のゲート配線２ａが設けられている。 - 特許庁

A semiconductor memory array of floating gate memory cell is formed on a semiconductor basic body along with an interlaced strap region in that array and a peripheral region contiguous to that array and containing a related logic device.例文帳に追加

本発明は、半導体基体上に、フローティングゲートメモリセルの半導体メモリアレーを、そのアレー内にインターレースされたストラップ領域、及びそのアレーに隣接し関連論理デバイスを収容するための周囲領域と共に形成する方法に係る。 - 特許庁

The display device is an active matrix FED display device whose pixel has an individual extraction gate electrode, an emitter array, a driving transistor which is connected to the emitter array in series, a potential control circuit which controls the potential of the extraction gate electrode, and a circuit which includes a switching element and a voltage holding element.例文帳に追加

アクティブ型ＦＥＤ表示装置であって、画素は、独立された引き出しゲート電極と、エミッタアレイと、エミッタアレイに直列に接続された駆動トランジスタと、引き出しゲート電極の電位を制御する電位制御回路と、スイッチ素子と電圧保持素子を含む回路を有する。 - 特許庁

To obtain a semiconductor device which can be improved in degree of integration and accuracy, can be reduced in power consumption, and is formed in a gate array type or ECA type.例文帳に追加

高集積化、低消費電力化、高精度化が可能な、ゲートアレイ方式あるいはＥＣＡ方式にて形成された半導体装置を得る。 - 特許庁

To prevent a gate electrode of polysilicon from being charged with electricity in a process where a high-sensitivity semiconductor device which includes a memory array is manufactured.例文帳に追加

メモリ配列を含む高感度半導体装置の製造工程中にゲート電極を構成するポリシリコンなどが荷電するのを防止する。 - 特許庁

To provide a testing device for changing a hardware logic of a gate array held by a test module corresponding to the properties of a device under test (DUT), and performing a proper test to the DUT.例文帳に追加

テストモジュールが有するゲートアレイのハードウェア論理をＤＵＴの性質に応じて変更し、当該ＤＵＴに適切な試験を実行する試験装置を提供する。 - 特許庁

To reduce the cell size of the base cell of a semiconductor integrated circuit device while improving the degree of freedom in circuit designing in the case of using a gate array type semiconductor integrated circuit device.例文帳に追加

ゲートアレイ型の半導体集積回路装置を使用する場合の回路設計の自由度を高くしながら、半導体集積回路装置のベースセルのセルサイズを小さくする。 - 特許庁