「gate-array device」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To prevent malfunction of a microcomputer in an electronic device having an FPGA (Field Programmable Gate Array) and a microcomputer that terminates initialization earlier than the completion of configuration of the FPGA.例文帳に追加

ＦＰＧＡと、ＦＰＧＡのコンフィグレーション終了より早く初期化を終了するマイコンとを有する電子機器において、マイコンの誤動作を防止する。 - 特許庁

To provide a semiconductor device wherein the resistance delay in a selective gate region and a peripheral circuit region is avoided while miniaturizing a memory cell array region.例文帳に追加

メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避する半導体装置を提供する。 - 特許庁

To provide a semiconductor device having a potential supply means at a gate electrode in the high freedom of design in an array where vertical MOS transistors are integrated.例文帳に追加

縦型ＭＯＳトランジスタが密集するアレイ部において、設計自由度の高いゲート電極への電位供給手段を有した半導体装置を提供する。 - 特許庁

The nonvolatile semiconductor memory device is constituted of a memory sub-array with a memory cell unit, constituted of a series connection of a memory cell with one floating gate and one select transistor and a transistor, wherein the gate oxide film of a gate line driving transistor STD of a select transistor is thinner than a gate oxide film of a control gate line driving transistor CGD.例文帳に追加

１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚よりも薄いトランジスタで構成される不揮発性半導体記憶装置である。 - 特許庁

The solid state imaging device consists of a pixel array wherein there are arranged a plurality of unit pixels each including a photodiode and an insulating gate field-effect transistor for photoelectric charge detection, and of a control circuit for controlling the operation of the pixel array.例文帳に追加

固体撮像装置は、フォトダイオードと光電荷検出用の絶縁ゲート型電界効果トランジスタとを有する単位画素が複数配列された画素アレイと、画素アレイの動作を制御する制御回路とを備える。 - 特許庁

To provide an array substrate for liquid crystal display device and its manufacture method in which a mask process is simplified by applying a top gate type thin film transistor to an array part and the yield is improved by shortening the process time.例文帳に追加

トップゲート型薄膜トランジスタをアレイ部に適用することでマスク工程を単純化し、工程時間の短縮による収率の改善できる液晶表示装置用アレイ基板及びその製造方法を提供する。 - 特許庁

SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELLS, SELF ALIGNMENT METHOD FORMING THE SAME, SEMICONDUCTOR DEVICE HAVING ARRAY OF NONVOLATILE MEMORY CELLS, AND A PLURALITY OF ROWS CONNECTED WITH A PLURALITY OF SEMICONDUCTOR DEVICES例文帳に追加

フローティングゲートメモリセルの半導体メモリアレイ、このアレイを形成する自己整合方法、不揮発性メモリセルのアレイを有する半導体装置、及び、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法 - 特許庁

The liquid crystal display device is composed of an array substrate 2 and a counter substrate 3, and the array substrate 2 comprises: a scanning line (gate line 43) and a signal line 42; a switching device (pixel transistor 41); a pixel electrode 23; and an auxiliary capacitance line 44.例文帳に追加

アレイ基板２と対向基板３とから構成される液晶表示装置であって、アレイ基板２は、走査線（ゲート線４３）及び信号線４２、スイッチング素子（画素トランジスタ４１）、画素電極２３、及び補助容量線４４を有する。 - 特許庁

A FPGA (field programmable gate array) 25a, CPLDs (complex programmable logic devices) 25b, 25c and 25d, a PLD (programmable logic device) 27, SRAMs 28a and 28b, and a flash memory 23 are installed on an LSI integrated board 21A.例文帳に追加

ＬＳＩ集合基板２１Ａには、ＦＰＧＡ（２５ａ、ＣＰＬＤ２５ｂ、２５ｃ、２５ｄ、ＰＬＤ２７と、ＳＲＡＭ２８ａ、２８ｂと、フラッシュメモリ２３が搭載されている。 - 特許庁

To provide a nonvolatile semiconductor memory device and a manufacturing method of the same, capable of reducing a distance between selection gate transistors and reducing in size a memory cell array.例文帳に追加

選択ゲートトランジスタ間の距離を縮小でき、メモリセルアレイを微細化することができる不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁

To provide a semiconductor memory device capable of achieving high density and high function by ensuring a correct process margin between a contact and a gate line in a cell array structure.例文帳に追加

セルアレイ構造においてコンタクトとゲートラインの間の正確な工程マージンが確保されることで高密度及び高機能の具現が可能な半導体メモリー素子を提供する。 - 特許庁

To provide a substrate for mounting a semiconductor, a semiconductor device, and a process for fabricating excellent in a gate break nature, preventing the occurrence of a void, and suitable for multi-array formation.例文帳に追加

ゲートブレーク性に優れ、ボイドの発生の防止、かつマルチアレイ化に適した半導体搭載用基板と半導体装置および製造方法を提供することを目的とする。 - 特許庁

A conversion circuit 57 consists of a gate array for generating six parallel drive signals D in accordance with serial control signals from a main control device 19.例文帳に追加

変換回路５７はゲートアレイから構成されたものであり、メイン制御装置１９からのシリアルな制御信号に基づいてパラレルな６個のドライブ信号Ｄを生成する。 - 特許庁

To design efficient layout of an electrostatic protective circuit in a semiconductor integrated circuit device having a gate array region driven by separate power supply wirings.例文帳に追加

複数の独立した電源配線によって駆動されるゲートアレイ領域を有する半導体集積回路装置において、静電保護回路を効率的なレイアウウトで構成する。 - 特許庁

In the step of manufacturing the TFT array substrate of the electro-optical device, a gate insulating film 2 is formed, an etching mask is then formed by photo-lithography techniques, and a predetermined area of the gate insulating film 2 is selectively etched from the opening of the etching mask to thin the predetermined area of the gate insulating film 2.例文帳に追加

電気光学装置のＴＦＴアレイ基板の製造工程において、ゲート絶縁膜２を形成した後、フォトリソグラフィ技術により、エッチングマスクを形成し、エッチングマスクの開口からゲート絶縁膜２の所定領域を選択的にエッチングして、ゲート絶縁膜２の所定領域を薄くする。 - 特許庁

A data driver 14 and a gate driver 15 are arranged in a first main plane and a second main plane 11b being the opposite face where a data line, a gate line, a TFT, and a picture element electrode are arranged on an array substrate 11 of the display device.例文帳に追加

表示装置のアレイ基板１１におけるデータ線とゲート線とＴＦＴと画素電極とが配置されている第一主平面と反対側の面である第二主平面１１ｂに、データドライバ１４とゲートドライバ１５とを配置する。 - 特許庁

A DLS method is employed as a pixel array method for the array substrate, and when the array substrate is driven by a dot inversion driving system, connection relation among pixels, and gate lines and data lines is changed to solve the problem of the column inversion caused by conventional technique, thereby improving the quality of display of a liquid crystal display device using the array substrate.例文帳に追加

上記アレイ基板の画素配列方法について、DLS方法が採用され、ドット反転駆動方式で駆動するとき、画素と、ゲート・ライン、データ・ラインとの連結関係を変更することにより、従来技術により生じる列反転との問題点が解決され、当該アレイ基板を使用した液晶ディスプレイ装置の表示の質が向上する。 - 特許庁

The copy prevention circuit device for reading and transferring circuit configuration data from a storage device to a gate array (FPGA) where circuit configuration is rewritable on a user side comprises a data generation circuit and a data switching circuit.例文帳に追加

コピー防止回路装置は、ユーザの手元で回路構成の書き換えが可能なゲートアレイ（ＦＰＧＡ）に記憶装置から回路構成データを読み出して転送し、データ生成回路と、データ切替回路とを具備する。 - 特許庁

A CPU 510 connected to an external storage device 520 such as an HDD executes a change in the circuit data of the gate array 410 and its control and controls also respective tuners 20, 120, 220.例文帳に追加

ＨＤＤなどの外部記憶装置５２０と接続されているＣＰＵ５１０は、プログラマブルゲートアレイ４１０の回路データの変更やその制御を行うと共に、チューナーの制御をも行う。 - 特許庁

To provide a thin film transistor array substrate and an active matrix type liquid crystal display device for simultaneously suppressing a back gate effect and the fluctuation of the characteristics of a thin film transistor due to an optical leakage current.例文帳に追加

バックゲート効果及び光リーク電流による薄膜トランジスタの特性の変動を同時に抑制する、薄膜トランジスタアレイ基板及びアクティブマトリクス型液晶表示装置を提供する。 - 特許庁

The electronic device is provided with a data reception section that receives prescribed data externally and control sections 1 and 6 that write the prescribed data received by the data reception section to the field programmable gate array 7.例文帳に追加

外部から所定のデータを受信するデータ受信部と、このデータ受信部によって受信した所定のデータを、フィールドプログラマブルゲートアレイ７に書き込む制御部１，６とを備える。 - 特許庁

The gate array part contains a circuit element that is programmed to perform a certain logic function that corrects problems associated with implementing a preexisting circuit design in a mask-programmable device.例文帳に追加

前記ゲートアレイ部は、マスク−プログラマブル装置内の既存の回路設計の実行に関連する問題を補正する一定の論理機能を実行するためにプログラムされる回路素子を含む。 - 特許庁

The recording device outputs a plurality of kinds of driving waveform data signals FIRE 01 to 06 including a plurality of kinds of driving waveform signals and a plurality of waveform distinguishment signals SEL FIRE to a head driver 21 from a gate array 14.例文帳に追加

ゲートアレイ１４からヘッドドライバ２１に、複数種類の駆動波形信号を含む複数種類の駆動波形データ信号FIRE 01〜06と、複数の波形判別信号SEL FIREとが出力される。 - 特許庁

To provide a method and a device for correcting the light irradiation position of an optical reconstruction type gate array with which positioning accuracy is automatically corrected by correcting a light direction.例文帳に追加

光の方向を補正して、自動的に位置決め精度の補正を行うことが可能な光再構成型ゲートアレイの光照射位置補正方法及びその装置を提供する。 - 特許庁

A photosensor array 3 of this biopolymer analysis support device has an insulating substrate 17, a plurality of bottom gate lines 41 arrayed mutually in parallel on the insulating substrate 17, a plurality of semiconductor films 23 arrayed on each bottom gate line 41, a plurality of top gate lines 44 opposite to each bottom gate line 41 across the semiconductor films 23, and a protection insulating film 31 covering the top gate lines 44.例文帳に追加

生体高分子分析支援装置１のフォトセンサアレイ３は、絶縁基板１７と、絶縁基板１７上に互いに平行となるよう配列された複数のボトムゲートライン４１と、各ボトムゲートライン４１の上において配列された複数の半導体膜２３と、半導体膜２３を挟んで各ボトムゲートライン４１に対向した複数のトップゲートライン４４と、トップゲートライン４４を被覆した保護絶縁膜３１と、を有する。 - 特許庁

To provide the structure of a semiconductor integrated circuit device, and its fabricating method, in which the period of development can be shortened and the cost of development can be reduced at the time of enlarging the scale of a gate array type semiconductor integrated circuit device.例文帳に追加

ゲートアレイ型半導体集積回路装置の大規模化に際して、開発期間の短縮と開発費用の削減が可能な、半導体集積回路装置の構造及びその製造方法を提供する。 - 特許庁

The active matrix type liquid crystal display device includes a pixel array having a plurality of pixel parts, independently controlled gate lines disposed in the pixel array, and source lines disposed in the pixel array and supplied with signals in positive and negative polarities, wherein each pixel part includes a plurality of transistors connected in series and selectively connecting a pixel electrode to the source lines and connecting to the gate lines via the respective gates.例文帳に追加

アクティブマトリクス型液晶表示装置は、複数の画素部を備えた画素アレイと、前記画素アレイに設けられ、独立に制御されるゲート線と、前記画素アレイに設けられ、正負各極性の信号が供給されるソース線とを備え前記画素部は、画素電極と前記ソース線とを選択的に接続し、前記ゲート線にそれぞれのゲートが接続され、かつ直列接続された複数のトランジスタを備える。 - 特許庁

Since the semiconductor layer 4 is hidden inside the gate wiring 2a when it is viewed from the back face of the array substrate, backlight does not fall on the semiconductor layer 4, and the increase of carriers due to the light from the back surface of the array substrate is more suppressed compared with a conventional liquid crystal display device.例文帳に追加

半導体層４はアレイ基板の裏面から見てゲート配線２ａの内側に隠れるため、半導体層４にバックライト光が入射せず、従来の液晶表示装置と比較して、アレイ基板側の裏面からの光によるキャリアの増大が抑制される。 - 特許庁

The non-volatile semiconductor storage device is provided with at least the memory cell array composed of a plurality of element separation areas 16, a plurality of element areas 12 surrounded on the element separation area 16, a plurality of floating gate electrodes 18, and a control gate electrode 22.例文帳に追加

複数の素子分離領域１６と、素子分離領域１６に囲まれた複数の素子領域１２と、複数の浮遊ゲート電極１８と、制御ゲート電極２２と、から構成されたメモリセルアレイを少なくとも具備する不揮発性半導体記憶装置である。 - 特許庁

The nonvolatile semiconductor storage device has a memory cell array area formed by arraying a plurality of memory cells 100 having first and second MONOS memory cells 108A and 108B controlled by a word gate and a control gate in first and second directions A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A nonvolatile semiconductor memory device related to one embodiment includes: a memory cell array; a plurality of memory strings; a drain side selection transistor; a source side selection transistor; a plurality of word lines; a plurality of bit lines; a source line; a drain side selection gate line; a source side selection gate line; and a controlling circuit.例文帳に追加

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。 - 特許庁

To provide a semiconductor memory device in which an electrode at the lower layer section of a cell array section can simultaneously be formed with a gate electrode of a transistor in a peripheral circuit section and resistance of the electrode is low and to provide a manufacturing method of the semiconductor memory device.例文帳に追加

セルアレイ部の下層部分の電極を周辺回路部のトランジスタのゲート電極と同時に形成することができ、且つ、この電極の抵抗が低い半導体記憶装置及びその製造方法を提供する。 - 特許庁

In the manufacture method of an array substrate for a liquid crystal display device, when the gate line and the data line are formed on the array substrate, metal material having high chemical corrosion resistance and low electrical resistance is used and, thereby, the process is simplified.例文帳に追加

本発明は液晶表示装置用アレイ基板の製造方法に係り、アレイ基板にゲート配線及びデータ配線を形成する時に、化学的に耐蝕性が強く、抵抗値が小さい金属物質を用いることによって、工程を単純化する方法に関するものである。 - 特許庁

As the light emitting element array chip 1 with a select signal (high level) in common with anodes a, c of the switching device S entered can emit light, the time-shared driving sharing the light emitting signal (high level) and a gate signal (low level) between a plurality of light emitting element array chips 1 is provided.例文帳に追加

スイッチデバイスＳのアノードａ，ｃに共通のセレクト信号（ハイレベル）が入力されている発光素子アレイチップ１を発光させることができるので、発光信号（ハイレベル）およびゲート信号（ローレベル）を複数の発光素子アレイチップ１間で共用する時分割駆動が実現できる。 - 特許庁

The array substrate for the liquid crystal display device is formed by arranging thin-film transistor (TFT) sections within respective pixel regions in the central sides of unit pixels, by substituting source electrodes and gate electrodes respectively for data lines and gate lines and by parting drain electrodes apart the prescribed spacing from the data lines.例文帳に追加

本発明は、液晶表示装置のアレー基板において、各画素領域内の薄膜トランジスタ部を単位ピクセルの中央側部に配置して、ソース電極及びゲート電極を各々データライン及びゲートラインに代替し、ドレイン電極をデータラインと所定間隔離隔して形成する。 - 特許庁

In the case of performing logic compiling, a switch 160 is switched over, a compile program is loaded onto a logic device FPGA(field programmable gate array) 120 from a memory 140, and design data stored in a magnetic disk 150 are applied to the logic device FPGA 120 through a memory 170.例文帳に追加

論理コンパイルを行う場合、スイッチ１６０を切換え、メモリ１４０よりコンパイルプログラムを論理デバイスＦＰＧＡ１２０にロードし、磁気デイスク１５０に格納された設計データをメモリ１７０を介して論理デバイスＦＰＧＡ１２０に印加する。 - 特許庁

To obtain the excellent display quality level by eliminating the influence of a back gate phenomenon and the influence of other caused by a light shielding film in an electrode substrate for a display device used as an array substrate of an active matrix type liquid crystal display device.例文帳に追加

アクティブマトリクス型液晶表示装置のアレイ基板として用いられる表示装置用電極基板において、光遮蔽膜に起因するバックゲート現象の影響やその他の影響をなくして、優れた表示品位が得られるようにする。 - 特許庁

A semiconductor storage device comprises a memory cell array 23, a Y decoder circuit 21, an X decoder circuit 22, a sense amplifier circuit 24, a Y gate circuit 25, a high voltage generation circuit 2, a high voltage regulating circuit 30, and a voltage adjustment circuit 30A.例文帳に追加

メモリセルアレイ２３、Ｙデコーダー回路２１、Ｘデコーダー回路２２、センスアンプ回路２４、Ｙゲート回路２５、高電圧発生回路２、高電圧レギュレート回路３０、電圧調整回路３０Ａなどで構成される。 - 特許庁

The semiconductor integrated circuit device comprises a plurality of CMOS type base cells 940A and 940B arranged on a semiconductor substrate, and m interconnect layers wherein gate array system logical cells 100A and 100B are constituted of the base cells and the interconnect layers.例文帳に追加

半導体基板上に複数個配列されたＣＭＯＳ型ベースセル９４０Ａ、９４０Ｂと、ｍ層の配線層とを備え、ベースセルと配線層によりゲートアレイ方式の論理セル１００Ａ、１００Ｂを構成する。 - 特許庁

Consequently, regions for arranging the data driver 14 and the gate driver 15 which are provided in an outer fringe part of an image display region on the array substrate 11 become unnecessary, and this display device can be miniaturized.例文帳に追加

このことによって、アレイ基板１１における画像表示領域の外縁部分に設けられるデータドライバ１４及びゲートドライバ１５の配置領域が不要となり、表示装置を小型化することが可能となる。 - 特許庁

Control boards CB1-CBn each are mounted with FPGA (Field Programmable Gate Array) 1-FPGA m that are lower layer devices controlled from an upper layer device, and configured by one group of the lower layer devices, and have the same configuration.例文帳に追加

制御基板ＣＢ１〜ＣＢｎは、上位層デバイスからの制御を受ける下位層デバイスであるＦＰＧＡ１〜ＦＰＧＡｍを搭載しており、下位層デバイスの１つのグループで構成され、何れも同じ構成を有している。 - 特許庁

This semiconductor memory device is provided with a memory cell array constituted by arranging a plurality of memory cells 1, each of which includes an anti-fuse element 11 on which data can be written by destroying a gate insulation film by high voltage.例文帳に追加

この半導体記憶装置は、ゲート絶縁膜を高電圧で破壊することによりデータ書き込みが可能なアンチヒューズ素子１１を含むメモリセル１を複数個配置して構成されるメモリセルアレイを備えている。 - 特許庁

A liquid crystal display device is provided with an array substrate having a plurality of source lines, a plurality of gate lines, a plurality of pixel electrodes 10, a plurality of switching elements and a plurality of common wirings 2, a counter substrate opposed to the array substrate and having a counter electrode and a liquid crystal layer packed between the array substrate and the counter substrate and comprising an OCB mode liquid crystal.例文帳に追加

液晶表示装置は、複数本のソース線および複数本のゲート線と、複数の画素電極１０と、複数のスイッチング素子と、複数の共通配線２とを有するアレイ基板と、前記アレイ基板に対向する対向電極を有する対向基板と、前記アレイ基板と前記対向基板との間に充填されているＯＣＢモード液晶からなる液晶層とを具備している。 - 特許庁

In addition, circuit data to an FPGA (field programmable gate array) 112 on the target board 101 is changed and an external interface for connecting the target board 101 and an external input/output device 103 is controlled through a network 106.例文帳に追加

また、ターゲットボード１０１上のＦＰＧＡ１１２に対する回路データの変更と、ターゲットボード１０１と外部入出力装置１０３を接続する外部インターフェースの制御を、ネットワーク１０６を介して行えるようにする。 - 特許庁

To provide a manufacturing method for preventing the deformation of a pattern in an STI region patterning process concerning a nonvolatile semiconductor integrated circuit device with a configuration where a plurality of transistor cells having a common gate are arranged like an array.例文帳に追加

共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。 - 特許庁