| 意味 | 例文 |
line layerの部分一致の例文一覧と使い方
該当件数 : 3331件
These bit line, data bus line, match line and the ground line are arranged on a wiring layer which is above a capacitor arrangement layer.例文帳に追加
ビットライン、データバスライン、マッチライン、及びグランドラインが、キャパシタの配置された層よりも上の配線層に配置されている。 - 特許庁
A bit line 61a and the inverse of a bit line 61b are situated in the fifth-layer conductive layer.例文帳に追加
第5層導電層には、ビット線61a、/ビット線61bが位置している。 - 特許庁
A bit line 61a and the inverse of a bit line 61b are arranged in the fifth-layer conductive layer.例文帳に追加
ビット線61a、/ビット線61bは第5層導電層に配置されている。 - 特許庁
An intersection of the line 122 and the line 112 forms a memory cell layer.例文帳に追加
ビット線122とワード線112の交点は、メモリセルの層を形成する。 - 特許庁
The first layer interconnect line and the second layer interconnect line are connected together through Via at intersections.例文帳に追加
また、第1層の配線と第2層の配線は直交部でViaで接続する。 - 特許庁
A strip line 10 is laminated as a lower layer and a micro-strip line 20 is as an upper layer in the laminated transmission line cross chip.例文帳に追加
下層にストリップライン10、上層にマイクロストリップライン20を積層した積層型伝送線路交差チップ。 - 特許庁
The EMI shield layer covers the data line and is positioned between the readout line and the data line.例文帳に追加
EMI遮蔽層は、データラインを覆い、読み出しラインとデータラインの間に位置する。 - 特許庁
MANUFACTURE OF LARGE MULTI-LINE MULTI-LAYER HELICAL COIL例文帳に追加
大形多条多層ヘリカルコイルの製作方法 - 特許庁
Then, a bit line diffusion layer 9 is formed in the bit line formation region.例文帳に追加
次に、ビット線形成領域にビット線拡散層9を形成する。 - 特許庁
The signal line 3 and the ground conductor layer 4 constitute a microstrip line.例文帳に追加
信号ライン3と接地導体層4はマイクロストリップラインを構成する。 - 特許庁
A bus line sending a driving voltage is also made of one layer of metal layer.例文帳に追加
駆動電圧送付のためのバスラインも1層の金属層で作る。 - 特許庁
To provide a plate cylinder excellent in durability, in which an image line formed in an image line forming layer can be reproduced with high accuracy in a wear resistance layer formed on the image line forming layer.例文帳に追加
耐久性に優れ、画線形成層に形成した画線を、画線形成層の上に形成した耐磨耗層に高精度で再現できるようにする。 - 特許庁
The path of the 2nd coil extends in the order of an upper-layer lead-out electrode 2f, an upper-layer lead-out line 2d, a lower-layer coil 2a, an upper-layer coil 2c, a lower-layer lead-out line 2b, and a lower-layer lead-out terminal 2e.例文帳に追加
また、第2コイルの経路は、上層の引出電極2f—上層引出線2d−下層コイル2a−上層コイル2c−下層引出線2b—下層の引出端子2eとなる。 - 特許庁
A second machining line along the first machining line is formed on the second layer.例文帳に追加
第1加工ラインに沿う第2加工ラインが第2層上に形成される。 - 特許庁
The insulating layer is arranged on the scanning line, the data line, and the pixel electrode.例文帳に追加
絶縁層は、走査線、データ線、および画素電極上に配置される。 - 特許庁
In the sub-pixel region, a data line, a first gate line, a second gate line and a common line control a driving voltage of a liquid crystal layer.例文帳に追加
サブピクセル域では、データライン、第1ゲートライン、第2ゲートライン、共通ラインが、液晶層の駆動電圧を制御する。 - 特許庁
In an intersection part 7 of a signal line 6 and a scan line 11 in this matrix array substrate, a signal line lower layer line 51 is set to be sufficiently broad to absorb unevenness in an outline position of a signal line upper layer line 31.例文帳に追加
信号線6と走査線11との交差部7において、信号線下層配線51は、信号線上層配線31の輪郭位置のバラツキを吸収すべく、充分に幅広に設けられる。 - 特許庁
A lower layer Cu interconnect line 21 and an upper layer Cu interconnect line 41 are arranged through an interlayer dielectric 1.例文帳に追加
層間絶縁膜1を介して下層Cu配線21と上層Cu配線41とを配置する。 - 特許庁
COPPER ALLOY SPUTTERING TARGET FOR FORMING SEMICONDUCTOR DEVICE INTERCONNECT LINE SEED LAYER, AND SEMICONDUCTOR DEVICE INTERCONNECT LINE SEED LAYER例文帳に追加
半導体装置配線シード層形成用銅合金スパッタリングターゲットおよび半導体装置配線シード層 - 特許庁
A local interconnection layer 51a for a bit line and a local interconnection 51b for the inverse of a bit line are situated in the fourth-layer conductive layer.例文帳に追加
第4層導電層には、ビット線用局所配線層51a、/ビット線用局所配線層51bが位置している。 - 特許庁
In the simulation coaxial line model to be formed, the coaxial line includes a core line, a resin layer, a braid line and a virtual film inscribed to the braid line.例文帳に追加
形成される模擬同軸線モデルは、同軸線は、芯線、樹脂層及び編組線、並びに編組線に内接する仮想膜を備えている。 - 特許庁
A strip line is formed of the insulating layer 14, the magnetic layer 20, and the conductive layer 16.例文帳に追加
ストリップラインは、絶縁層14、磁性層20、および、導電層16によって形成される。 - 特許庁
A source line 24 consists of a 1st conductive layer 25 and a 2nd conductive layer 26 covering the 1st layer 25.例文帳に追加
ソースライン24は、第1導電層25とこれをを覆う第2導電層26とから成る。 - 特許庁
At this time, the client computer 30 downloads files in the order of the polygon layer, the line layer and the character layer.例文帳に追加
その際、クライアントコンピュータ30は、ポリゴンレイヤ、線レイヤ、文字レイヤの順でファイルダウンロードする。 - 特許庁
After forming the word line WL, the silicide layer is formed on top of the word line WL.例文帳に追加
ワード線WLを形成後に、ワード線上部にシリサイド層を形成する。 - 特許庁
The record layer is anchored between a write line 6 and a write bit line 3.例文帳に追加
記録層は、ライト線6と書込みビット線3との間に配置されている。 - 特許庁
Accordingly, the signal line upper layer line 51 does not protrude out of a range of the signal line lower layer line 31 in the intersection part 7 so as not to cause a short circuit between the signal line upper layer line 51 and the scan line 11 even if a pinhole occurs at a position along the signal line 6 in an insulation film covering the scan line 11.例文帳に追加
したがって、交差部7において、信号線上層配線51が信号線下層配線31の範囲からはみ出すことがなく、走査線11を覆う絶縁膜に、信号線6に沿った個所でピンホールが生じても、信号線上層配線51と走査線11との間で短絡が生じない。 - 特許庁
ALIGNED LAYER CONVEYOR IN CORRUGATED FIBERBOARD SHEET LAMINATING LINE例文帳に追加
段ボールシート貼合ラインにおける整層搬出装置 - 特許庁
The second metallic layer 220 includes a first spiral line, having first line segments and a second spiral line having second line segments.例文帳に追加
第二の金属層220は、第一の線分を有する第一の螺旋線と、第二の線分を有する第二の螺旋線と、を含む。 - 特許庁
The gate electrode layer 42 forms a gate line GL.例文帳に追加
ゲート電極層42は、ゲート線GLを構成している。 - 特許庁
The power supply scanning line 105DS is laid in a wiring layer different from a wiring layer where a video signal line 106HS is disposed.例文帳に追加
電源走査線105DSを映像信号線106HSが配される配線層とは別の配線層に敷設する。 - 特許庁
METHOD FOR GRINDING OUTER LAYER OF ROLL WITH ON-LINE ROLL GRINDER例文帳に追加
オンラインロールグラインダによるロール表層の研削方法 - 特許庁
Then, the signal line is shut off by utilizing a metal layer formed on a lower layer of the signal line thus arranged.例文帳に追加
そして、配線された信号ラインの下部階層に形成された金属層を利用して信号ラインを遮蔽する。 - 特許庁
An organic layer 4 is formed on a cathode line 6.例文帳に追加
有機層4は、陰極ライン3上に形成される。 - 特許庁
The auxiliary capacity line 17 has a 1st layer 171 and a 2nd layer 172.例文帳に追加
補助容量線17は第1層171と第2層172とを有する。 - 特許庁
The logic GND line 5 of the substrate 21 is formed of the first layer wiring layer and a logic power supply line 4 is formed of a second layer wiring layer through an insulation layer.例文帳に追加
記録ヘッド用基体21のロジック用GNDライン5が1層目の配線層で形成され、ロジック用電源ライン4は絶縁層を介して2層目の配線層で形成されている。 - 特許庁
An inner layer strip line SL5 is formed on the metal layer M5 of a fifth layer, while a pair of opposing GND patterns G3, G7 are formed in the metal layer M3 of a third layer and the metal layer M7 of a seventh layer in a configuration of pinching the inner layer strip line SL5.例文帳に追加
第5層の金属層M5に内層ストリップラインSL5が形成され、第3層の金属層M3と第7層の金属層M7には、内層ストリップラインSL5を挟み込む態様で相対向する一対のGNDパターンG3、G7が形成されている。 - 特許庁
A gate line and a storage electrode line are formed on an insulating substrate and a gate insulating layer covering the gate line is formed.例文帳に追加
絶縁基板上にゲート線及び維持電極線を形成し、ゲート線を覆うゲート絶縁膜を形成する。 - 特許庁
Inner layer wear 9 is provided with the neck side end line 800, each second shoulder line 200, the right and the left sleeves and each second side end line 400.例文帳に追加
内層ウエア9は、ネック側端部ライン800、第二の肩ライン200、左右の袖、第二の側端部ライン400を備える。 - 特許庁
The anode line 26 and the cathode line 27 are an electrode line for applying voltage to the organic EL layer.例文帳に追加
各陽極線26及び陰極線27は有機EL層に電圧を印加するための電極線である。 - 特許庁
Outer layer wear 7 is provided with each neck side end line 800, each first shoulder line 100, right and left sleeves and each first side end line 600.例文帳に追加
外層ウエア7は、ネック側端部ライン800、第一の肩ライン100、左右の袖、第一の側端部ライン600を備える。 - 特許庁
Wirings 21 each including a signal line are formed in a first layer of a wiring layer.例文帳に追加
配線層の第1層には、信号線を含む配線21が形成されている。 - 特許庁
Or by using a nickel layer instead of the copper layer 16, CuKβ line can be eliminated.例文帳に追加
また、銅層16の代わりにニッケル層を使うとCuKβ線をカットできる。 - 特許庁
Furthermore, a Vcc line 13a, a GND line 13b, and a metal wiring layer 13c are formed via an inter-layer insulating layer 27 on this.例文帳に追加
さらにその上に層間絶縁層27を介してVccライン13a、GNDライン13b及びメタル配線層13cが形成されている。 - 特許庁
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