「logical clock」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Additionally, by inputting a clock pulse into the clock line, an output logical value is propagated to the scanning chain.例文帳に追加

さらに続いて、クロック線にクロックパルスを入力することによって、スキャンチェインに出力論理値を伝播させる。 - 特許庁

To facilitate the analysis of a clock supply path in a logical circuit and reduce the labor in clock synthesis to provide the creation of a logical circuit having unintended multi-stage logic.例文帳に追加

論理回路のクロック供給経路の解析を容易にし、クロック合成の際の手間を削減して、意図しない多段の論理を持つ論理回路の作成を防止する。 - 特許庁

The counter 5 is reset when the logical outputs are mismatched and counts the synchronous system clock again.例文帳に追加

カウンタ５は不一致となった時にリセットされ再び同期系クロックを計数する。 - 特許庁

A clock 150 is inputted to a logical circuit 101 to operate it.例文帳に追加

論理回路１０１にクロック１５０を入力して論理回路１０１を動作させる。 - 特許庁

METHOD, LOGICAL DEVICE AND SYSTEM FOR CALCULATING JITTER OF CIRCUIT; AND METHOD, LOGICAL DEVICE AND SYSTEM FOR SYNTHESIZING CLOCK TREE OF CIRCUIT例文帳に追加

回路のジッタを計算する方法、論理装置及びシステム並びに回路のクロックツリーを合成する方法、論理装置及びシステム - 特許庁

OR circuits 16 each produce the logical sum of a STOP_CLK signal 15 and a clock from a clock oscillator to control a start/stop of clock transmission.例文帳に追加

ＳＴＯＰ＿ＣＬＫ信号１５とロック発振器のクロックとをＯＲ回路１６において論理和をとることにより、クロック送信の開始・停止を制御する。 - 特許庁

A clock analysis part 4 of the logical circuit designing device 1 extracts, for a logical circuit given in the form of a net list or the like, clock paths of flip flop, latch and hard macro cell to a clock input pin from a name of a terminal or network which is to be a clock supply source designated by a clock designation part 2.例文帳に追加

論理回路設計装置１のクロック解析部４は、ネットリストなどの形式で与えられた論理回路について、クロック指定部２によって指定されたクロック供給源となる端子またはネット名から、フリップフロップとラッチおよびハードマクロのクロック入力ピンへのクロック経路を抽出する。 - 特許庁

Next, by inputting a clock pulse into a clock line, the input logical value is supplied from the scanning chain to a combined circuit.例文帳に追加

次に、クロック線にクロックパルスを入力することによって、入力論理値をスキャンチェインから組合せ回路に供給する。 - 特許庁

A logic circuit executes a predetermined logical operation with a second scan clock and an operation mode, to generate and output an update clock.例文帳に追加

論理回路は、第２のスキャンクロックと動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する。 - 特許庁

A sub-clock switching control part 202 has a second counter for counting the logical OR of the sub-clock and the first main clock stop flag at the fall of the sub-clock when the first main clock stop flag occurs.例文帳に追加

サブクロック切替制御部２０２は、前記第１のメインクロック停止フラグが発生した時点で、前記サブクロックと該サブクロックの立ち下がり時における前記第１のメインクロック停止フラグとの論理和信号をカウントする第２のカウンタを有する。 - 特許庁

To reduce a noise propagated through a power line from a clock unit cell to a logical unit cell.例文帳に追加

電源配線を介してクロックユニットセルから論理ユニットセルに伝搬されるノイズを低減する。 - 特許庁

To suppress the power source noise of a clock supply logical integrated circuit composed by connecting clock driver cells in a tree shape and to stabilize an operation.例文帳に追加

クロックドライバセルがツリー状に接続されてなるクロック供給論理集積回路の電源ノイズを抑制し、動作を安定化する。 - 特許庁

The method includes computing a TOD clock offset value (d) to be added to a physical clock value (Tr) to obtain a logical TOD clock value (Tb), where the logical TOD clock value is adjustable without adjusting a stepping rate of the oscillator.例文帳に追加

この方法には、論理ＴＯＤクロック値（Ｔｂ）を取得するために物理クロック値（Ｔｒ）値に追加されることになるＴＯＤクロック・オフセット値（ｄ）を算出するステップが含まれ、論理ＴＯＤクロック値は発振器のステッピング・レートを調整せずに調整することができる。 - 特許庁

Clock circuits 215, 217, which are linked together so as to receive a control signal having a first logical state and a second logical state, are provided.例文帳に追加

第１論理状態及び第２論理状態を有する制御信号を受けるように結合されたクロック回路（２１５、２１７）を備えて設計される回路。 - 特許庁

To reduce the number of stages of logical operations that are conducted in one clock cycle by a logical operation circuit, in an operation circuit for operating CRC codes of parallel data.例文帳に追加

並列データのＣＲＣ符号を演算する演算回路において、論理演算回路が１クロックサイクルで行う論理演算の段数を低減する。 - 特許庁

An AND circuit 11 cuts off the CPU clock which is inputted to the clock terminal of the CPU 32 for the period wherein the clock signal has the prescribed logical value.例文帳に追加

外部装置３ｂがアクセス要求されたときは、クロック制御回路１４は外部装置３ｂからの外部レディ信号がアクティブになったことを検出してＣＰＵ３２へのクロックを停止させる。 - 特許庁

Moreover, a clock signal CLK and the internal clock enable signal INCE are input into the clock input buffer 10, and a NAND circuit which outputs the reverse of logical multiplication is provided.例文帳に追加

また、クロック入力バッファ１０には、クロック信号ＣＬＫ及び内部クロックイネーブル信号ＩＮＣＥが入力され、その論理積の反転を出力するＮＡＮＤ回路を設ける。 - 特許庁

A logical sum gate 7 obtains the sum of oscillation clocks G1 and G2 and generates high-speed clock edges H continuously.例文帳に追加

論理和ゲート７は、発振クロックＧ１，Ｇ２の和をとり、高速なクロックエッジＨを連続発生させる。 - 特許庁

The relay circuit 11 distributes the generated multiphase clock MP0 to the logical operation circuit 12.例文帳に追加

中継回路１１は、当該生成された多相クロックＭＰ０を論理演算回路１２に分配する。 - 特許庁

Also, logical circuits A1 and A2 make data based on the radio signal and a clock signal transferable.例文帳に追加

また、論理回路Ａ１，Ａ２では、無線信号に基づくデータ、クロック信号を転送可能な状態にする。 - 特許庁

The digital noise filter circuit includes a gating clock generation circuit which compares the logical level of an input signal and an output signal, and supplies a gating clock if the logical levels do not match each other otherwise stops supply of the gating clock, and a noise filter circuit which is supplied with the gating clock as an operation clock and produces an output signal by removing noise from an input signal.例文帳に追加

入力信号と出力信号との論理レベルを比較し、両者が不一致の場合にゲーティングクロックを供給し、一致の場合にゲーティングクロックの供給を停止するゲーティングクロック生成回路と、ゲーティングクロックが動作クロックとして供給され、入力信号のノイズを除去して出力信号として出力するノイズフィルタ回路と、を備える。 - 特許庁

Thus, the data backup storage outputs zero when the CK is zero or outputs a value DIN in a timing of a leading edge of the clock CK when the clock CK is logical 1.例文帳に追加

したがって、このデータ一時記憶装置は、ＣＫ＝０の時は０、ＣＫ＝１の時はＣＫの立ち上がりエッジのタイミングのＤＩＮの値を出力する。 - 特許庁

To provide a clock data recovery circuit which is easy to analyze a logical system, and regenerates a clock signal which is small in jitters and is stable.例文帳に追加

論理的なシステムの解析が容易であり、かつジッタの少ない安定したクロック信号を再生することができるクロック・データ・リカバリ回路を提供する。 - 特許庁

An exclusive logical OR circuit 12 generates a clock signal for adjustment TCLK with a multiplied frequency from two clock signals for test with shifted phases.例文帳に追加

排他的論理和回路１２により、位相をずらした２つのテスト用クロック信号から、逓倍された周波数の調整用クロック信号ＴＣＬＫを生成する。 - 特許庁

This circuit is provided with a logic circuit for impressing reference clock to the respective flip-flops in the first stage and for calculating the logical product of a clock signal and the coincidence signal of the comparator, and the logical product signal is impressed to the serially connected respective flip flops in the second stage as the clock signal.例文帳に追加

基準クロックを１段目の各フリップフロップに印加し、かつ、クロック信号と比較器の一致信号との論理積をとる論理回路を設け、この論理積信号を直列接続された２段目の各フリップフロップにクロック信号として印加する。 - 特許庁

If one of signal lines between a noninverted clock signal and an inverted clock signal is disconnected or if the signal line is short-circuited to a ground potential VSS of a logical value Low, logical values outputted from the second and third comparators become equal for a long period of time within one cycle of the noninverted clock signal or inverted clock signal.例文帳に追加

非反転クロック信号または反転クロック信号のいずれかの信号線が、断線している、あるいは、論理値Lowの接地電位ＶＳＳに短絡している場合には、第２及び第３比較器の出力する論理値が非反転クロック信号または反転クロック信号の一周期内において長期間等しくなる。 - 特許庁

A value to be inputted by each FF circuit is decided by the logical arithmetic operation of at most two logical values so that this can be applied to the high frequency of a clock signal CLK.例文帳に追加

各ＦＦ回路の入力する値はせいぜい２つの論理値の論理演算で決定されるため、クロック信号ＣＬＫの高周波数化にも適用できる。 - 特許庁

The clock generating circuit 1 and the logical circuit 2 are powered from a power source supply means 4.例文帳に追加

クロック生成回路１及び論理回路２はいずれも電源供給手段４から電源が供給されている。 - 特許庁

To realize a logical synthesis boundary condition processor capable of shortening the processing time of logical synthesis and eliminating the necessity of excess elements for uniforming clock delay in layout design in generating a boundary condition for dividing a logical circuit into modules and performing logical synthesis in each module.例文帳に追加

モジュールに分割して論理合成を行うための境界条件の生成において、論理合成の処理時間の短縮を図るとともに、レイアウト設計でクロック遅延を同一にするための余分な素子を不要とすることを可能にする論理合成の境界条件処理装置を実現する。 - 特許庁

A sequential write address counter 24 generates address data 114, where the address is sequentially increased in response to the input of the clock 102, when the enable signal 108 is logical 1 or where repeating the address generated immediately before the logic reaches logical 0, when the enable signal 108 is logical 0.例文帳に追加

順次書込アドレスカウンタ24はイネーブル信号108 が論理１のときクロック102 の入力に応じて順次アドレスが大きくなり、論理０のとき論理０となる直前に生成したアドレスを繰り返すアドレスデータ114 を生成する。 - 特許庁

An AND gate 25 computes the logical product of the latch signal of the enable signal EN and the clock CLK and outputs an intermittent clock GCLK to the flip-flop 12 of the processor 10.例文帳に追加

ＡＮＤゲート２５は、イネーブル信号ＥＮのラッチ信号とクロックＣＬＫの論理積を演算して間欠クロックＧＣＬＫをプロセッサ１０のフリップフロップ１２へ出力する。 - 特許庁

A power supply switch 260 controls the supplied power by the logical sum of the voltage detector 220 and the real time clock 230.例文帳に追加

電源スイッチ２６０は、電圧検知器２２０と実時間時計２３０との論理和により電源供給を制御する。 - 特許庁

The control program schedules the priority process to be executed only by the logical processor for which the clock boosting is set.例文帳に追加

制御プログラムは優先プロセスをクロック・ブーストの設定がされた論理プロセッサだけで実行するようにスケジューリングさせる。 - 特許庁

The AND plane operates in synchronization with a clock signal and generates a logical product signal in response to a first input signal.例文帳に追加

ＡＮＤプレーンは、クロック信号に同期して動作し、第１の入力信号に応答して論理積信号を発生する。 - 特許庁

The output end of the first logical circuit 203 is connected to the input ends of the clock inverters 204 and 205, and the output ends of the clock inverters 204 and 205 are connected to the input end of the first logical circuit 203 via the transfer gates 201 and 202.例文帳に追加

第１の論理回路２０３の出力端は、クロックドインバータ２０４、２０５の入力端に接続され、クロックドインバータ２０４、２０５の出力端は、トランスファゲート２０１、２０２を介して、第１の論理回路２０３の入力端に接続される。 - 特許庁

The logical circuit including one or more logical blocks and rewritable blocks, has a detection means for detecting the logical blocks generating delay failure in a first clock, and a logical block configuration means that is configured in the rewritable blocks capable of operation in a second clock having more delay than the first clock.例文帳に追加

１以上の論理ブロックと書き換え可能ブロックとを含む論理回路において、第１のクロックにおいて遅延故障が発生した論理ブロックを検出する検出手段と、少なくとも遅延故障が発生した論理ブロックと等価な論理ブロックが並列に２以上配置された論理ブロックを第１のクロックより遅い第２のクロックにおいて動作可能な書き換え可能ブロックの中に構成する論理ブロック構成手段とを有することを特徴とする。 - 特許庁

Furthermore, this includes a means which selects a clock from the clock generator or a clock received from outside, a means which intercepts the outward transmission of the selected clock, and a means which takes the logical sum between an external emergency stop signal and an internal emergency stop signal.例文帳に追加

さらには、クロック生成器からのクロックまたは外部から受信したクロックを選択する手段と、該選択されたクロックを外部に送信することを遮断する手段と、外部非常停止信号と内部非常停止信号の論理和をとる手段を備える。 - 特許庁

A dot clock correction circuit 52 obtains a difference between a logical pulse number of a dot clock obtained from the encoder pulse and the pulse number of an actual dot clock and compares it with a prescribed threshold value and changes the frequency division ratio of the dot clock generation circuit 51 in accordance with the result in the comparison.例文帳に追加

ドットクロック補正回路５２は、エンコーダパルスから求められたドットクロックの理論上のパルス数と実際のドットクロックのパルス数との差を求めて所定のしきい値と比較し、比較結果に応じてドットクロック発生回路５１の分周比を変更する。 - 特許庁

Specifically, when the STOP_CLK signal 15 is High, the logical sum output is High to stop the clock.例文帳に追加

具体的には、ＳＴＯＰ＿ＣＬＫ信号１５がハイの場合、論理和の出力がハイとなり、クロックが停止するようになっている。 - 特許庁

Also, logical circuits A3 to A5 make a reset signal inputted from an external terminal, data and a clock signal transferable.例文帳に追加

また、論理回路Ａ３〜Ａ５では、外部端子から入力されるリセット信号、データ、クロック信号を転送可能な状態にする。 - 特許庁

A clock signal is frequency divided by a clock frequency divider 3, supplied to a PWM converter 105 via a logical inverter 104, and supplied to a PWM converter 106.例文帳に追加

クロック信号はクロック分周器３により分周され、論理反転器１０４を介してＰＷＭ変換器１０５に供給され、ＰＷＭ変換器１０６に供給される。 - 特許庁

To provide a semiconductor integrated circuit and a memory system, and a clock signal setting method by which a margin between the edge position of a clock whose phase is shifted and the logical change position of a data signal is improved.例文帳に追加

位相シフトしたクロックのエッジ位置と、データ信号の論理変化位置とのマージンを改善できる半導体集積回路およびメモリシステム並びにクロック信号設定方法を提供する。 - 特許庁

The triangular wave is generated by adopting an exclusive OR of the clock signal generated by the oscillation circuit and a signal which has delayed the clock signal and by adopting a logical product of the exclusive OR and the clock signal.例文帳に追加

三角波の生成は、発振回路により生成されたクロック信号と当該クロック信号を遅延させた信号との排他的論理和をとり、この排他的論理和と前記クロック信号との論理積をとることにより行う。 - 特許庁

To provide a clock transmission circuit capable of performing transmission even when the upper limit of an operation frequency for a signal voltage conversion circuit is lower than the frequency of a clock desired to be transmitted in a clock transmission circuit transmitting a clock between two logical circuits operating with different signal voltages.例文帳に追加

異なる信号電圧で動作する２つの論理回路間でクロックを伝送するクロック伝送回路において、信号電圧変換回路の動作周波数の上限が伝送したいクロックの周波数より低い場合でも伝送可能なクロック伝送回路を提供する。 - 特許庁

To obtain a data transfer system and an I2C communication method which can transfer data surely according to a clock signal between devices having different voltage differences between H logical level and L logical level.例文帳に追加

論理レベルのＨレベルとＬレベルの電圧の差が異なるデバイス間でクロック信号に合わせてデータの転送を確実に行うことのできるデータ転送システムおよびＩ２Ｃ通信方法を得る。 - 特許庁