「p- type」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

An N-type diffusion layer 5 and a P-type diffusion layer 7 are formed in the N-type well 3 having a space between each other away from the P-type semiconductor substrate 1.例文帳に追加

Ｐ型半導体基板１とは間隔をもってＮ型ウエル３に互いに間隔をもってＮ型拡散層５及びＰ型拡散層７が形成されている。 - 特許庁

On an upper surface of an n^--type substrate 1, a p^--type base region 2 is formed.例文帳に追加

ｎ^−型基板１の上面に、ｐ^−型ベース領域２が形成されている。 - 特許庁

An n-type low concentration diffusion layer 9 is formed in facing to the p-type low concentration diffusion layer 7 and the p-type high concentration diffusion layer 8 through the n-type epitaxial layer 5.例文帳に追加

ｎ型低濃度拡散層９は、ｎ型エピタキシャル層５を介してｐ型低濃度拡散層７及びｐ型高濃度拡散層８と対向して形成される。 - 特許庁

A p^+-type collector region 11 is formed on a lower surface of the n^--type substrate 1.例文帳に追加

ｎ^−型基板１の下面にｐ^＋型コレクタ領域１１が形成されている。 - 特許庁

A part of the n-type layer is etched to expose the surface of the p-type layer.例文帳に追加

ｎ型層の一部は、ｐ型層の表面を露出させるためにエッチングされる。 - 特許庁

An n+-type layer 4 is formed to fill up the recessed part of the p-type layer 3.例文帳に追加

さらにｐ型層３の凹部内を埋め込むようにｎ^+型層４を成膜する。 - 特許庁

An n-type dopant or a p-type dopant is introduced into the resistance change layer 22.例文帳に追加

抵抗変化層２２は、ｎ型ドーパントまたはｐ型ドーパントが導入されている。 - 特許庁

The KTR Type 001 diesel multiple unit does not support the ATS-P type automatic train stop system (for a digital pattern transmission type), and Kitakinki Tango Railway KTR Type 8000 diesel multiple unit for 'Tango Discovery' was used for the operation of Tango Explorer. 例文帳に追加

KTR001形が自動列車停止装置ATS-P形（デジタル伝送パターン形）に対応しないため、「タンゴディスカバリー」用の北近畿タンゴ鉄道KTR8000形気動車で運行を行う。 - Wikipedia日英京都関連文書対訳コーパス

The layers 3-6 have p^+ type regions 3a-6a and n type regions 3b-6b.例文帳に追加

層３〜６はｐ^+型領域３ａ〜６ａとｎ型領域３ｂ〜６ｂとを有する。 - 特許庁

The conductive film 22 includes an N-type electrode 221 and a P-type electrode 222.例文帳に追加

導電膜２２は、Ｎ型電極２２１及びＰ型電極２２２を備えている。 - 特許庁

An n-type gate electrode and a p-type gate electrode are composed of the same metal, and its N concentration is made different between the n-type gate electrode and the p-type gate electrode.例文帳に追加

ｎ型ゲート電極及びｐ型ゲート電極を同一のメタルで構成し、且つ、そのＮ濃度をｎ型ゲート電極とｐ型ゲート電極とで異ならせる。 - 特許庁

An n-type region 11 is formed in a p-type silicon semiconductor substrate 10.例文帳に追加

Ｐ型のシリコン半導体基体１０にＮ型領域１１が形成されている。 - 特許庁

The GaAs chip 14 includes a p-type GaAs base layer 34 (p-type GaAs layer) and an n-type GaAs emitter layer 36 (n-type GaAs layer) formed thereon.例文帳に追加

ＧａＡｓチップ１４は、ｐ型ＧａＡｓベース層３４（ｐ型ＧａＡｓ層）と、その上に形成されたｎ型ＧａＡｓエミッタ層３６（ｎ型ＧａＡｓ層）を有する。 - 特許庁

The semiconductor device includes a photodiode having a p-type semiconductor layer 11, an n-type semiconductor layer 12, and an n-type cathode region 15 in this sequence on a p-type semiconductor substrate 10.例文帳に追加

ｐ型半導体基板１０上に、ｐ型半導体層１１、ｎ型半導体層１２およびｎ型カソード領域１５をこの順に有するフォトダイオードを備える。 - 特許庁

The photonic crystalline layer 13 is formed between the n-type cladding layer 12 and the p-type cladding layer 16 or in the n-type cladding layer 12 or the p-type cladding layer 16.例文帳に追加

フォトニック結晶層１３は、ｎ型クラッド層１２とｐ型クラッド層１６との間、ｎ型クラッド層１２中、またはｐ型クラッド層１６中のいずれかに形成される。 - 特許庁

The silicon nanowire has a structure of alternately layering p-type layers and n-type layers.例文帳に追加

シリコンナノワイヤーはｐ型層とｎ型層とが交互に積層された構造を有する。 - 特許庁

An n-type extended drain region 2 is formed in a p-type semiconductor substrate 1.例文帳に追加

ｐ型半導体基板１中に、ｎ型の延長ドレイン領域２を形成する。 - 特許庁

The n- type signal accumulating region 2 is formed inside a p type semiconductor substrate 1.例文帳に追加

ｎ^− 型信号蓄積領域２は、ｐ型半導体基板１内に形成される。 - 特許庁

The photosensor has a P type amorphous silicon region, and an N type amorphous silicon region.例文帳に追加

フォトセンサは、Ｐ型アモルファスシリコン領域とＮ型アモルファスシリコン領域とを有する。 - 特許庁

An n-type photodiode 21 is formed to a p-type semiconductor substrate 30.例文帳に追加

ｐ型の半導体基板３０には、ｎ型のフォトダイオード２１が形成されている。 - 特許庁

An electrode is formed on the n-type ZnO layer and the p-type ZnO layer (g).例文帳に追加

（ｇ）ｎ型ＺｎＯ層及びｐ型ＺｎＯ層上に電極を形成する。 - 特許庁

The p-type semiconductor layer is provided between the n-type semiconductor layer and the electrode.例文帳に追加

ｐ形半導体層は、ｎ形半導体層と電極との間に設けられる。 - 特許庁

The chip 10 is constituted by stacking an n-type clad layer 22, an active layer 24, a p-type clad layer 26, and a p-type contact layer 28 in this order on an n-type GaN substrate 20.例文帳に追加

チップ１０は、ｎ型クラッド層２２、活性層２４、ｐ型クラッド層２６、ｐ型コンタクト層２８がこの順にｎ型ＧａＮ基板２０に積層して構成される。 - 特許庁

METHOD FOR SYNTHESIZING LOW RESISTANCE N-TYPE AND LOW RESISTANCE P-TYPE SINGLE CRYSTAL AlN THIN FILMS例文帳に追加

低抵抗ｎ型および低抵抗ｐ型単結晶ＡｌＮ薄膜の合成法 - 特許庁

Subsequently, an i-type AlGaN layer 24 is formed on the p-type GaN layer 22.例文帳に追加

続いて、ｐ型ＧａＮ層２２の上にｉ型ＡｌＧａＮ層２４を形成する。 - 特許庁

Within the p^- diffusion region 5, a plurality of p diffusion regions 20 containing p-type impurities are formed, which have high concentration as compared with the p^- diffusion region 5.例文帳に追加

ｐ^-拡散領域５内には、このｐ^-拡散領域５よりも高濃度のｐ型の不純物を含むｐ拡散領域２０が複数個形成される。 - 特許庁

A p-type layer 30 whose impurity density is higher than that of the p-type well 22 is provided under at least part of the charge storage 3 through part of the p-type well 22.例文帳に追加

Ｐ型ウエル２２よりも不純物濃度が高濃度であるＰ型の層３０が、電荷格納部３の少なくとも一部の下に、Ｐ型ウエル２２の一部を介して設けられる。 - 特許庁

On top of a p-type clad layer 6, a p-type contact layer 7 which is formed of p-type GaN having a carrier density of 5×10^19/cm^3 by Mg doping and has a thickness of about 120 nm is formed.例文帳に追加

ｐ型クラッド層６の上には、Ｍｇドープによるキャリア濃度５×１０^19／ｃｍ^3 のｐ型ＧａＮから成る膜厚約１２０ｎｍのｐ型コンタクト層７が形成されている。 - 特許庁

In the p-type shallow well region 123, a p-type layer 127 having small impurity concentration and a p-type layer 125 having dense impurity concentration are formed successively from the surface side.例文帳に追加

Ｐ型の浅いウェル領域１２３内には、表面側から順に、Ｐ型の不純物濃度の薄い層１２７と、Ｐ型の不純物濃度の濃い層１２５とが形成されている。 - 特許庁

In a first region 10A, a pn junction section 14 is composed of an n-type layer 12 and a p-type layer 13, and a p-side electrode 21 is formed on the p-type layer 13.例文帳に追加

第１領域１０Ａは、ｎ型層１２およびｐ型層１３によりｐｎ接合部１４が構成され、ｐ型層１３の上にｐ側電極２１が形成されている。 - 特許庁

The p-type carrier retaining layer 105 temporarily retains the p-type carriers that are injected from the gate layer 107 into the emitter layer 106 and are diffused in the emitter layer 106 and reach the p-type carrier retaining layer 105.例文帳に追加

ｐ型キャリア保持層１０５は、ゲート層１０７からエミッタ層１０６内に注入されてエミッタ層１０６内を拡散して到達したｐ型キャリアを一時的に保持する。 - 特許庁

On the periphery of a first P type heavily doped layer 2 constituting the light receiving surface of a semiconductor substrate, a second P type heavily doped layer 6 is formed separately from the first P type heavily doped layer 2.例文帳に追加

半導体基板の表面の受光面を構成する第1のＰ型高濃度層２の周辺に第1のＰ型高濃度層２と離れて第２のＰ型高濃度層６を形成する。 - 特許庁

Then, a p-type extension region 24, and a p-type source/drain region 26 outside the p-type extension region 24 are formed on the semiconductor substrate 21 located at the side lower part of the gate electrode 23.例文帳に追加

そして、ゲート電極２３の側方下に位置する半導体基板２１には、Ｐ型エクステンション領域２４と、その外側にＰ型ソース・ドレイン領域２６が形成されている。 - 特許庁

Subsequently, the p-type clad layer 7 is processed into a mesa shape by etching the p-type clad layer 7 with a mixed liquid of hydrochloric acid and acetic acid by using the mesa of the p-type contact layer 8 as a mask.例文帳に追加

次いで、ｐ型クラッド層７を、ｐ型コンタクト層８のメサをマスクとして、塩酸及び酢酸の混合液でエッチングすることにより、ｐ型クラッド層７をメサ形状に加工する。 - 特許庁

Preferably, an opening 132, which is larger than the p-type epitaxial buried layer 123, is provided at a position corresponding to the p-type epitaxial embedded layer 123 of p-type horizontal resurf region 130.例文帳に追加

好ましくは、ｐ型横型リサーフ領域１３０のｐ型エピタキシャル埋込層１２３と対応する位置にｐ型エピタキシャル埋込層１２３のサイズよりも大きな開口部１３２を設ける。 - 特許庁

A second p-type semiconductor coating liquid is discharged from the discharge port 12 of the coating device 1 to form a second p-type semiconductor layer 25 on the first p-type semiconductor layer 24.例文帳に追加

続いて、第１のｐ型半導体層２４上に、塗布装置１の吐出口１２から第２のｐ型半導体塗布液を吐出して、第２のｐ型半導体層２５を形成する。 - 特許庁

A p-type diffusion layer and a solar cell element having the p-type diffusion layer are obtained by applying the composition for forming a p-type diffusion layer onto a silicon substrate and then performing heat diffusion processing.例文帳に追加

このｐ型拡散層形成組成物をシリコン基板上に塗布し熱拡散処理を施すことで、ｐ型拡散層、及びｐ型拡散層を有する太陽電池素子が製造される。 - 特許庁

The buried p^+ type semiconductor region 50, a p^+ type semiconductor region 36 formed in the SIThy 12, and a buried p^+ type semiconductor region 38 are connected electrically.例文帳に追加

埋め込み型のｐ^+型半導体領域５０と、ＳＩＴｈｙ１２に形成されているｐ^+型半導体領域３６と、埋め込み型のｐ^+型半導体領域３８とを電気的に接続する。 - 特許庁

In this case, the doping of the p-type impurity to a gate electrode 108b is conducted in the same process as the doping of the p-type impurity to a gate electrode 108c of a p-type MOS transistor 109c.例文帳に追加

その際、Ｐ型不純物のゲート電極１０８ｂへの導入は、Ｐ型ＭＯＳトランジスタ１０９ｃのゲート電極１０８ｃへの導入と同一の工程において行う。 - 特許庁

To control p-type conversion through p-type impurities diffused from a p-type nitride semiconductor layer in a current constriction layer formed in its interior, thus obtaining a good current constriction characteristic.例文帳に追加

内部に形成した電流狭窄層において、ｐ型窒化物半導体層から拡散されるｐ型の不純物によるｐ型転化を抑制して良好な電流狭窄特性を得る。 - 特許庁

Then, a P-type impurity having a middle concentration is ion-implanted to the P-type region 11 with the field oxide film 12 as an implantation mask for forming a P-type region 15 having an intermediate impurity concentration.例文帳に追加

次に、フィールド酸化膜１２を注入マスクとして、Ｐ型領域１１に中濃度のＰ型不純物をイオン注入し、中不純物濃度のＰ型領域１５を形成する。 - 特許庁

Zn and Be are doped simultaneously as p-type dopant of a p-type AlGaAs active layer 2 and a p-type AlGaAs clad layer 3 in an AlGaAs light emitting diode.例文帳に追加

ＡｌＧａＡｓ系発光ダイオードにおけるｐ型ＡｌＧａＡｓ活性層２、およびｐ型ＡｌＧａＡｓクラッド層３のｐ型ドーパントとして、ＺｎとＢｅを同時にドープするようにした。 - 特許庁

To form a P-type isolation layer closer to a P-type base region, so as to reduce a device in size by restraining the P-type isolation layer, that isolates devices from one another from expanding in the widthwise direction.例文帳に追加

素子間を分離するＰ型アイソレーション層の幅方向の拡張を制限することにより、Ｐ型アイソレーション層をＰ型ベース領域により近付けて形成し、素子の小型化を図る。 - 特許庁

Further, after a p--type source/drain diffused layer is also formed on the side of a p-channel MISFET, a gate side wall insulation film is formed and n+-type and p+-type source/drain diffused layers are formed.例文帳に追加

以下、ｐチャネルＭＩＳＦＥＴ側にもｐ^-型ソース、ドレイン拡散層を形成した後、ゲート側壁絶縁膜を形成し、ｎ^+型及びｐ^+型のソース、ドレイン拡散層を形成する。 - 特許庁

The semiconductor device 100 includes: a semiconductor element 30 having a P-type well 9 and an N-type diffusion layer 2 to be formed on the P-type well 9; and a P-type diffusion resistance 40 to be formed on the N-type well 8.例文帳に追加

本発明による半導体装置１００は、Ｐ型ウェル９とＰ型ウェル９上に形成されるＮ型拡散層２とを備える半導体素子３０と、Ｎ型ウェル８上に形成されるＰ型拡散抵抗４０とを具備する。 - 特許庁