「p- type」に関連した英語例文の一覧と使い方(188ページ目) - Weblio英語例文検索

A mask insulating film 3 serving as a mask for forming the trench 4 has a thinner film thickness portion at least at a periphery of an opening portion 6d for trench formation than at other parts, and the p-type epitaxial semiconductor layer 5 is buried in the trench 4 after the thinner film thickness portion of the mask insulating film 3 is etched away.例文帳に追加

トレンチ４を形成するためのマスクとなるマスク絶縁膜３が少なくとも前記トレンチ形成用開口部６ｄ周辺で、他の部分より薄い膜厚部分を有し、前記トレンチ４にｐ型エピタキシャル半導体層５を埋め込む前に、前記マスク絶縁膜３の膜厚の薄い部分をエッチングして除去した後に、前記トレンチ４にｐ型エピタキシャル半導体層５を埋め込む。 - 特許庁

In the thin-film transistor, the length direction of a crystal particle size that composes semiconductor thin films 3 (3A and 3B) comprising a polycrystalline silicon thin film formed by laser crystallization is aligned along the running direction of a carrier that runs in a channel region 4 of a P- and N-type MOS transistors 23 and 24 of a CMOS transistor 25 composing an inverter.例文帳に追加

開示されている薄膜トランジスタは、レーザ結晶化により形成された多結晶シリコン薄膜から成る半導体薄膜３（３Ａ、３Ｂ）を構成している結晶粒子サイズの長さ方向は、インバータを構成しているＣＭＯＳトランジスタ２５のＰ型ＭＯＳトランジスタ２３及びＮ型ＭＯＳトランジスタ２４のチャネル領域４を走行するキャリアの走行方向に沿って揃えられている。 - 特許庁

The method includes steps of forming a silicon nitride film 103 on a p-type silicon substrate 101, forming an aperture of a predetermined pattern on the silicon nitride film 103, forming a gate trench 104 on a semiconductor substrate 101 with a silicon nitride film 108 used as a mask, and thereafter embedding a polysilicon film 106 inside the gate trench 104 and in the aperture thereby self-alignedly forming a gate electrode.例文帳に追加

Ｐ型シリコン基板１０１上にシリコン窒化膜１０３を形成し、シリコン窒化膜１０３に所定のパターンの開口を形成し、シリコン窒化膜１０８をマスクとして用いて半導体基板１０１にゲートトレンチ１０４を形成した後、ゲートトレンチ１０４の内部および開口内にポリシリコン膜１０６を埋め込むことにより、ゲート電極を自己整合的に形成する。 - 特許庁

An integrated circuit 100, formed on a single die, has a plurality of transmitters located in a transmitter region 101, a plurality of receivers located in a receiver region 102, and a spatially isolated region 103 equipped with a plurality of n- and p-type sub-regions 210, which are disposed on the single die and separate the transmitter region 101 from the receiver region 102.例文帳に追加

単一のダイ上に成型された集積回路１００は、トランスミッタ領域１０１における複数のトランスミッタ、レシーバ領域１０２における複数のレシーバ、および、上記単一のダイ上に配置され、トランスミッタ領域１０１をレシーバ領域１０２から分離するための複数のｎ型およびｐ型サブ領域２１０を有する空間分離領域１０３を備えている。 - 特許庁

The method for manufacturing the methacrylic acid-producing catalyst is characterized by controlling the water content of catalyst powder used in molding, the temperature and humidity of a molding process and the temperature and humidity of a baking process in a case that molding is performed by a coating method using an Mo-V-P-Cu type heteropolyacid as an active component and water or alcohol and/or an aqueous solution of alcohol as a binder.例文帳に追加

Ｍｏ−Ｖ−Ｐ−Ｃｕ系ヘテロポリ酸を活性成分とし、水、あるいはアルコール及び／又はアルコールの水溶液をバインダーとして、コーティング法により成型を行う場合に、成型に用いる触媒粉末の含水率、成型工程の温度と湿度、焼成工程の湿度と湿度管理を行うことを特徴とするメタクリル酸製造用触媒の製造方法。 - 特許庁

The rectifier element 10 can selects a state where the difference in potential between the Shottky electrode 3 and the cathode electrode 4 changes to apply a current between the Shottky electrode 3 and the cathode electrode 4 and a state where the n^- semiconductor layer 2 surrounded by the p-type semiconductor layers 5a, 5b is made into a depletion layer to disconnect a current path between the Shottky electrode 3 and the cathode electrode 4.例文帳に追加

ショットキー電極３とカソード電極４との電位差が変化することにより、ショットキー電極３とカソード電極４との間に電流を流す状態と、ｐ型半導体層５ａ，５ｂに囲まれるｎ^-半導体層２を空乏層化させてショットキー電極３とカソード電極４との間の電流経路を遮断する状態とを選択可能である。 - 特許庁

The influence of external charge 15 is eliminated by forming a trench 3 in an n-type semiconductor substrate 100, filling inside of this trench 3 with an insulating film 4, forming a recess 5 with a groove deeper than a p well region 6 in this insulating film 4, and forming this field plate electrode 13 in this recess 5.例文帳に追加

ｎ半導体基板１００にトレンチ３を形成し、このトレンチ３内を絶縁膜４で充填し、この絶縁膜４にｐウェル領域６より溝が深い凹部５を形成し、フィールドプレート電極１３をこの凹部５内に形成することで、外部電荷１５の影響を排除し、占有面積の小さく、安定な高い耐圧を確保できる耐圧構造を有する半導体装置とすることができる。 - 特許庁

The single-part color developing concentrated composition for a silver halide photographic sensitive material contains ≥0.05 mol/L alkyl hydroxy substituted p-phenylenediamine type color developer, ≥0.1 mol/L sulfite, ≥0.03 mol hydroxylamine salt and a chelating agent having a specified structure.例文帳に追加

シングルパートのハロゲン化銀写真感光材料用発色現像濃縮組成物において、アルキルヒドロキシ置換パラフェニレンジアミン系発色現像剤を０．０５モル／Ｌ以上含有し、亜硫酸塩を０．１モル／Ｌ以上含有し、ヒドロキシルアミン塩を０．０３モル以上含有し、かつ特定構造のキレート剤を含有することを特徴とするハロゲン化銀写真感光材料用発色現像濃縮組成物である。 - 特許庁

The potential difference between the Schottky electrode 3 and a cathode electrode 4 varies, and thereby a condition where current is carried between the Schottky electrode 3 and the cathode electrode 4 and a condition where the n^- semiconductor layer 2 surrounded by the p-type semiconductor layers 5a, 5b is formed into a depletion layer to cut a current path between the Schottky electrode 3 and the cathode electrode 4 can be selected.例文帳に追加

ショットキー電極３とカソード電極４との電位差が変化することにより、ショットキー電極３とカソード電極４との間に電流を流す状態と、ｐ型半導体層５ａ，５ｂに囲まれるｎ^-半導体層２を空乏層化させてショットキー電極３とカソード電極４との間の電流経路を遮断する状態とを選択可能である。 - 特許庁

The p-type compound semiconductor layer which is fine and has high crystallinity is easily manufactured by reducing the nanoink laminate film formed by laminating: a film formed of nanoink comprising a nanoink precursor, a resin, and a liquid organic compound with C3-C18; and a film formed of nanoink comprising a hydroxide of Cu or Zn and a liquid organic compound.例文帳に追加

ナノインク前駆体と樹脂とＣ３〜Ｃ１８の液体状有機化合物とからなるナノインクにより製膜される膜と、Ｃｕ又はＺｎの水酸化物と液体状有機化合物からなるナノインクにより製膜される膜との積層により製膜されるナノインク積層膜の還元により、緻密であって、結晶性の高いｐ型化合物半導体層が容易に製造される。 - 特許庁

Pairing arithmetic is implemented by pairing the following two points: a point P (Z_1=1) which is represented using an extended Inverted twisted Edward coordinate after extending the Inverted twisted Edward coordinate and is an order of prime number on a Twisted Edward-type elliptic curve; and a point Q which is represented using an affine coordinate.例文帳に追加

Ｉｎｖｅｒｔｅｄ ｔｗｉｓｔｅｄ Ｅｄｗａｒｄ座標を拡張した拡張Ｉｎｖｅｒｔｅｄ ｔｗｉｓｔｅｄ Ｅｄｗａｒｄ座標を用いて表現したＴｗｉｓｔｅｄ Ｅｄｗａｒｄ型楕円曲線上の素数位数の点Ｐ（Ｚ_1＝１）と、ａｆｆｉｎｅ座標を用いて表現したＱとのペアリング演算を行うことを特徴とする。 - 特許庁

This semiconductor device includes a first group III-V nitride semiconductor layer 12 and a second group III-V nitride semiconductor layer 13 having a large bandgap relative to that of the first group III-V nitride semiconductor layer 12, a third group III-V nitride semiconductor layer 21 having a p-type conductivity, and first ohmic electrodes 14, all of which are sequentially formed on a substrate 11.例文帳に追加

半導体装置は、基板１１の上に順次形成された、第１のIII−Ｖ族窒化物半導体層１２及び第１のIII−Ｖ族窒化物半導体１２と比べてバンドギャップが大きい第２のIII−Ｖ族窒化物半導体層１３と、ｐ型の導電型を有する第３のIII−Ｖ族窒化物半導体層２１と、第１のオーミック電極１４とを備えている。 - 特許庁

For example, the 1 level voltage V_1 to the 1022 level voltage V_1022 other than the 1023 level voltage V_1023 corresponding to a turn-off level of the driving signal Xi are allocated concentratedly to a range required to correct the light-on level of the driving signal Xi for light-emitting the light emitting element at a target brightness, when a driving transistor for driving the light emitting element is a p-channel type.例文帳に追加

例えば、発光素子を駆動する駆動トランジスターがｐチャネル型の場合は、駆動信号Ｘｉの消灯レベルに対応する１０２３レベル電圧Ｖ_１０２３以外の１レベル電圧Ｖ_１〜１０２２レベル電圧Ｖ_１０２２を、発光素子を目標輝度で発光させるために駆動信号Ｘｉの点灯レベルを補正する必要がある範囲に集中的に割り当てる。 - 特許庁

Thus, there is provided an SOI substrate provided with the implanted insulation layer 5 on the bottom surface of the trench 30, the P+type implanted collector layer 6, the Ntype buffer layer 7, the Ntype drift layer 8a and the like which are exposed on the substantially same level plane.例文帳に追加

埋め込み絶縁膜５上をポリシリコン膜３で被覆し、該ポリシリコン膜３と絶縁膜２を介してＰ型半導体基板１を貼り合わせた後、ダミー半導体基板１６を除去し、略同一平面状に露出するトレンチ３０底面の埋め込み絶縁膜５、Ｐ＋型埋め込みコレクタ層６、Ｎ型バッファ層７、Ｎ型ドリフト層８ａ等を具備するＳＯＩ基板を形成する。 - 特許庁

Further, a plurality of flash memory cells MCn are provided which each include, at a surface part of the p-type well 12, a gate electrode having a floating gate FG which includes neither a source region nor a drain region, and is provided across a tunnel oxide film 21, and a control gate CG which is provided on the floating gate FG across an insulating film 22 to serve as a word line WL.例文帳に追加

また、そのｐ型ウェル１２の表面部に、ソース領域およびドレイン領域を有さず、トンネル酸化膜２１を介して設けられた浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜２２を介して設けられたワード線ＷＬとなる制御ゲートＣＧとを有するゲート電極を備える、複数のフラッシュメモリセルＭＣｎを設けてなる構成とされている。 - 特許庁

This production method for an optically active 3-cyclopentadienyl-1-propene derivative or an optically active 3-indenyl-1-propene derivative comprises reacting an allyl compound with a cyclopentadienyl metal salt or an indenyl metal salt using a catalyst system comprising a Pd complex and an optically active P-N type bidentate ligand.例文帳に追加

本発明は、アリル化合物とシクロペンタジエニル金属塩またはインデニル金属塩とをＰｄ錯体および光学活性Ｐ−Ｎ型２座配位子からなる触媒系を用いて反応させることを特徴とする光学活性３−シクロペンタジエニル−１−プロペン誘導体または光学活性３−インデニル−１−プロペン誘導体の製造方法を提供することにより上記目的を達成するものである。 - 特許庁

The disclosed light-emitting diode includes a tunnel layer interposed between the p-type semiconductor layer and the transparent electrode layer, an opening part formed in the transparent electrode layer so as to expose the tunnel layer to the upside, a DBR formed inside the opening part, and an electrode pad formed on the transparent electrode layer so as to cover the DBR inside the opening part.例文帳に追加

開示された発光ダイオードは、ｐ型半導体層と透明電極層との間に介在されるトンネル層と、前記トンネル層を上側に露出させるように、前記透明電極層に形成された開口部と、前記開口部内に形成されるＤＢＲと、前記開口部内のＤＢＲを覆うように、前記透明電極層上に形成される電極パッドと、を備える。 - 特許庁

The transparent electrode for the gallium nitride-based compound semiconductor light-emitting device comprises: a contact metal layer formed on a p-type semiconductor layer by the ohmic contact; a current diffusion layer which is formed on the contact metal layer and has a lower resistance value per unit distance on an electrode plane than a contact metal; and the bonding pad formed on the current diffusion layer.例文帳に追加

窒化ガリウム系化合物半導体発光素子用の透光性電極であって、ｐ型半導体層上にオーミック接触により形成されたコンタクトメタル層と、該コンタクトメタル層上に形成され、コンタクトメタルよりも電極平面での単位距離あたりの抵抗値が低い電流拡散層と、該電流拡散層上に形成されたボンディングパッドと、からなる透光性電極。 - 特許庁

In an epitaxial crystal substrate for a gallium nitride field effect transistor, the epitaxial crystal formed on the substrate 101 comprises a highly pure first buffer layer 107, including a channel layer which is in contact with a side interface of the substrate between a gate layer 108, a second buffer layer 106, an insulating layer 104 having an opening 104A, and a p-type semiconductor crystal layer 103.例文帳に追加

ＧａＮ系ＦＥＴ用エピタキシャル結晶基板において、下地基板１０１の上に設けられるエピタキシャル結晶が、ゲート層１０８の下地基板側界面に接するチャネル層を含む高純度な第１の緩衝層１０７と、第２の緩衝層１０６と、開口部１０４Ａを有する絶縁層１０４と、ｐ伝導型半導体結晶層１０３とを有している。 - 特許庁

Thus, an RC circuit is comprised of parasitic capacity C_10 that is generated due to MOS structure formed of the conductor 15, the insulation film 14 and the resistor 13, resistance R of the resistor 13, and parasitic capacity C_1 that is generated due to MOS structure formed of the resistor 13, the insulation film 12 and the p-type semiconductor substrate 10.例文帳に追加

これにより、導電体１５、絶縁膜１４および抵抗体１３により形成されるＭＯＳ構造に起因して発生する寄生容量Ｃ_１０と、抵抗体１３の抵抗Ｒと、抵抗体１３、絶縁膜１２およびｐ型半導体基板１０により形成されるＭＯＳ構造に起因して発生する寄生容量Ｃ_１とによりＲＣ回路が構成される。 - 特許庁

When the current select position of the shift lever is in the P-range, the shift lever is estimated to be next switched to the R-range, and the variable speed ratio of a toroidal type continuously variable transmission is controlled to a value to output torque for starting the vehicle in the backward direction and traveling the same at a low speed from an output shaft 14 before the switching operation is completed.例文帳に追加

そして、このシフトレバーの現在の選択位置がＰレンジである場合に、このシフトレバーが次にＲレンジに切り換えられると予測して、トロイダル型無段変速機の変速比を、出力軸１４から車両を後退方向に発進並びに低速で走行させられる程度のトルクを出力できる値に、この切り換え動作が完了する以前に調節する。 - 特許庁

To enable the transistor to be certainly controlled by ON-OFF and a heating element to be efficiently driven by applying the invention to an ink-jet printer with a thermal manner integrating the heating element and the transistor driving the heating element and by utilizing the transistor of P channel MOS type for a switching transistor.例文帳に追加

本発明は、液体吐出ヘッド、液体吐出装置及び液体吐出ヘッドの製造方法に関し、特に発熱素子と発熱素子を駆動するトランジスタとを一体に基板上に形成したサーマル方式によるインクジェットプリンタに適用して、ＰチャンネルＭＯＳ型のトランジスタをスイッチングトランジスタに用いて、このトランジスタを確実にオンオフ制御して発熱素子を効率良く駆動することができるようにする。 - 特許庁

The semiconductor storage device 100 comprises a plurality of bit line diffusion layers 108 formed above a p-type semiconductor substrate 101 in such a manner as to extend in parallel with each other, and a plurality of word line electrodes 110 formed above the semiconductor substrate 101 in such a manner as to extend in a direction respectively crossing the bit line diffusion layers 108 and in parallel with each other.例文帳に追加

半導体記憶装置１００は、Ｐ型の半導体基板１０１の上部にそれぞれが互いに並行に延びるように形成された複数のビット線拡散層１０８と、半導体基板１０１の上で、且つそれぞれが各ビット線拡散層１０８と交差する方向に互いに並行に延びるように形成された複数のワード線電極１１０とを有している。 - 特許庁

The invention provides the very simple production method with low environmental load by heating in a neutral solution at a medium or low temperature, and the method is applicable to various technical fields such as production of a photocatalyst, a transparent conductive thin film for various display devices, a phosphor, a dye-sensitized electrode material for a solar cell or a p-type oxide semiconductor.例文帳に追加

本発明は、中性溶液中で、中低温で加熱する、低環境負荷であり非常に簡便な製造方法を提供することができるので、光触媒、各種の表示装置のための透明導電性薄膜、蛍光体、色素増感太陽電池用電極材料、あるいはｐ型酸化物半導体の製造など、幅広い技術分野で応用が可能である。 - 特許庁

The variable resistance element X includes: an oxide part 4 having P-type semiconductive property; a pair of electrodes 1 joined to the oxide part 4 while separating from each other; a second electrode 2 joined to the oxide part 4 between the pair of electrodes 1; and an electrode 3 joined to the oxide part 4 while having a portion opposed to the electrode 2 through the oxide part 4.例文帳に追加

本発明の抵抗変化型素子Ｘは、Ｐ型半導性を有する酸化物部４と、相互に離隔して酸化物部４に接合する一対の電極１と、一対の電極１の間において酸化物部４に接合する電極２と、酸化物部４を介して電極２に対向する部位を有して酸化物部４に接合する電極３とを備える。 - 特許庁

The input protecting circuit includes an input protecting resistor 4 connected between an external input terminal 2 and buffer circuits 3 connected with the internal circuit, and a p-type MOS transistor 5 and an input protective resistor 6 to which one end is connected to a power supply and the other end is connected between the external input terminal 2 and the input protective resistor 4.例文帳に追加

上記課題を解決するために、本発明に係る入力保護回路は、外部入力端子２と内部回路に接続するバッファ回路３との間に接続される入力保護抵抗４と、一端が電源に接続され、他端が外部入力端子２と入力保護抵抗４との間に接続されたｐ型ＭＯＳトランジスタ５及び入力保護抵抗６と、を備える。 - 特許庁

A semiconductor device 100 is of a BiCMOS type in which in PMOS and NMOS regions 18 and 20, as in prior art BiCMOS semiconductor device, a P+-region 48 (source/drain region), an N+-region 44 (source/drain region) and a gate electrode 40 are silicided in their surface layers, for example, as a silicide layer 70.例文帳に追加

本半導体装置１００は、ＢｉＣＭＯＳ半導体装置であって、ＰＭＯＳ領域１８及びＮＭＯＳ領域２０では、従来のＢｉＣＭＯＳ半導体装置と同様に、Ｐ^+ 領域４８（ソース／ドレイン領域）、Ｎ^+ 領域４４（ソース／ドレイン領域）及びゲート電極４０の表層がシリサイド化され、例えばＣｏＳｉからなるシリサイド層７０が形成されている。 - 特許庁

The manufacturing method includes: a process for forming a first electrode film 1 on a base, for example; a process for forming a second oxide film 4 having p-type semiconductivity on the first electrode film 1; a process for forming an oxygen defective first oxide film 3 on the second oxide film 4, and a process for forming a second electrode film 2 on the first oxide film.例文帳に追加

製造方法は、例えば、基材上に第１電極膜１を形成する工程と、第１電極膜１上に、Ｐ型半導性を有する第２酸化物膜４を形成する工程と、第２酸化物膜上４に、酸素欠損型の第１酸化物膜３を形成する工程と、第１酸化物膜上に第２電極膜２を形成する工程とを含む。 - 特許庁

In this heterojunction bipolar transistor, where a base layer constituted of an Mg-doped p-type INGaN is made between an emitter layer and a collector layer, In composition of that base layer is changed, according to the distance from that emitter layer to that base layer, and the depth of the acceptor level within that base layer is changed together with a band gap.例文帳に追加

Ｍｇドープｐ型ＩｎＧａＮで構成されるベース層をエミッタ層とコレクタ層とで挟んで形成したヘテロ接合バイポーラトランジスタであって、該ベース層のＩｎ組成を該エミッタ層から該ベース層に至る間の距離に応じて変化させて、該ベース層中のアクセプタ準位の深さをバンドギャップと共に変化させたことを特徴とするヘテロ接合バイポーラトランジスタを構成する。 - 特許庁

A reflective electrode 14 is formed of a metal exhibiting high reflectivity to emission light from the active layer 12 on the p-type semiconductor layer 13, a nonmetallic protective layer 15 is formed on the reflective electrode 14, and a first cover electrode 16 electrically connected with the reflective electrode 14 through an opening groove 15a is formed on the protective layer 15.例文帳に追加

ｐ型半導体層１１の上には、活性層１２からの発光光に対して高い反射率を持つ金属からなる反射電極１４と、該反射電極１４の上に形成された非金属からなる保護層１５と、該保護層１５の上に形成され、反射電極１４と開口溝１５ａを介して電気的に接続された第１のカバー電極１６とが形成されている。 - 特許庁

The p-type MIS transistor PTr includes a first gate insulating film 13a formed on a first active region 10a of the semiconductor substrate 10, and a first gate electrode 14A composed of a first metal film 14a formed on the first gate insulating film 13a, and a first silicon film 15a formed on the first metal film 14a.例文帳に追加

ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され第１の金属膜１４ａ及び第１の金属膜１４ａ上に形成された第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを備えている。 - 特許庁

An ohmic electrode structure has an SiC substrate 1, p-type SiC area 2 formed on the surface of the substrate 1, thermally reacted layer 8 formed on the surface of the area 2, thermally oxidized film 3 covering the interface between the substrate 1 and area 2, upper insulating film 4 arranged on the surface of the oxidized film 3, and electrode film 7 arranged on the reacted layer 8.例文帳に追加

ＳｉＣ基板１、ＳｉＣ基板１の表面に形成されたｐ型ＳｉＣ領域２、このｐ型ＳｉＣ領域２の表面に形成された加熱反応層８、ＳｉＣ基板１とｐ型ＳｉＣ領域２との界面を覆う熱酸化膜３、熱酸化膜３の表面に配置された上部絶縁膜４、加熱反応層８の上部に配置された電極膜７とを有する。 - 特許庁

Since the parasitic capacitance is reduced by isolating light receiving elements through an insulator or a dielectric isolating region 6 and direct contact is taken from a P type semiconductor substrate 2 becoming an anode region in a region 11 embedded with a low resistance conductor, series resistance is decreased and the frequency characteristics of a light receiving element can be enhanced.例文帳に追加

受光素子間を絶縁体または誘電体の分離領域６で分離することにより寄生容量が低減され、かつ、低抵抗の導電体を埋め込んだ導電体埋め込み領域１１でアノード領域となるＰ型半導体基板２から直接コンタクトを取ることによりシリーズ抵抗が低減されるため、受光素子の周波数特性を向上することができる。 - 特許庁

A photovoltaic device comprises a backside electric field layer composed of a silicon hydride film containing a p-type impurity element and oxygen and disposed between the semiconductor substrate and a back electrode, wherein the backside electric field layer includes an epitaxial layer formed on the semiconductor substrate side and a non-orientation microcrystal layer formed on the back electrode side.例文帳に追加

ｐ型不純物元素及び酸素を含む水素化珪素膜から構成される裏面電界層を半導体基板と裏面電極との間に具備する光起電力装置であって、前記裏面電界層が、前記半導体基板側に形成されたエピタキシャル層と、前記裏面電極側に形成された無配向微結晶層とを含むことを特徴とする光起電力装置とする。 - 特許庁

In addition to p-type impurity regions 34b and 34c functioning as a channel forming region 34a and a source region or a drain region, a semiconductor layer 34 has an impurity region 34d where boron is added below the channel forming region 34a, i.e., in the vicinity of the surface of the channel forming region 34a on the side touching the insulating layer 32.例文帳に追加

また、半導体層３４は、チャネル形成領域３４ａとソース領域又はドレイン領域として機能するｐ型を示す不純物領域３４ｂ、３４ｃとに加えて、チャネル形成領域３４ａの下方、ここではチャネル形成領域３４ａの絶縁層３２と接する側の表面付近にボロンが添加された不純物領域３４ｄを有している。 - 特許庁

By controlling the ON and OFF of the p-ch type TFT 4 through control wiring 11, the charges preaccumulated in a storage capacitive element 5 can be discharged via a discharge path 8 which is embedded into the contact hole 18 provided in the transparent organic insulating film 17 covering the first discharge electrode 6 and the second discharge electrode 7.例文帳に追加

制御配線１１を通じてｐ−ｃｈ型ＴＦＴ４のオン・オフを制御することにより、第１の放電電極６及び第２の放電電極７を覆う透明有機絶縁膜１７に設けられたコンタクトホール１８に埋設され透明有機絶縁膜１７上に配線された放電経路８を介して、予め蓄積容量素子５に蓄積された電荷を放電することができる。 - 特許庁

Since incident ion charges escape through the first and second P-type diffusion layers 7 and 11 at dry etching for the formation of the metal wirings, charge up will not take place on the first and second gate electrodes 4 and 6 or the characteristics will not become unbalanced by charge up and thereby no difference appears in the characteristics between transistors.例文帳に追加

上記構成をとることにより金属配線を形成する時のドライエッチングを行っても、入射イオン電荷が第一のＰ型拡散層７および第二のＰ型拡散層１１を通じて逃れるので第一のゲート電極４と第二のゲート電極６がチャージアップしない、あるいはチャージアップしてもアンバランスが生じないためトランジスタ間の特性に差が発生しない。 - 特許庁

The semiconductor device comprises a channel region having a heterojunction of a first semiconductor region of a gallium nitride or an indium gallium nitride and a second semiconductor region of an indium aluminum nitride, a gate electrode facing the heterojunction from one side of the channel region, and a third semiconductor region of a gallium nitride containing a p-type impurity and facing the heterojunction from the other side of the channel region.例文帳に追加

窒化ガリウム又は窒化インジウムガリウムの第１半導体領域と窒化インジウムアルミニウムの第２半導体領域のヘテロ接合を有するチャネル領域と、そのチャネル領域の一方側からヘテロ接合に対向しているゲート電極と、そのチャネル領域の他方側からヘテロ接合に対向しているｐ型の不純物を含んでいる窒化ガリウムの第３半導体領域を備えている。 - 特許庁

The system of the pusher type for hollow glassware forming machine includes a plurality of pusher devices for transferring one or multiple articles P from a first position on a side of a moving conveyor 1 to a second position on the conveyor 1 by means of an oscillation movement driven by a first electric motor 9.例文帳に追加

それぞれ、１つまたはそれ以上の品物Ｐを移動コンベア１の横の第１位置から移動コンベア１の上の第２位置に、第１電気モータ９に駆動される揺動によって搬送可能な複数のプッシャ装置を含むプッシャ式のシステムであって、プッシャ装置は、揺動搬送を実行する回転構造体６上に移動可能に取り付けられ、往復動作する把持ヘッド３を含む。 - 特許庁

Second lower insulating films 54 of the second side wall portions 46 have a thickness thicker than that of silicon thermal oxidation films 34 of the first side wall portions 26 by the thickness of silicon oxide films 62 on an upper surface 12A of a p-type semiconductor substrate 12, and the silicon oxide films 62 do not have a part covering the side walls of the second gate electrodes 42 from a side.例文帳に追加

第２サイドウォール部４６の第２下部絶縁膜５４は、Ｐ型半導体基板１２の上表面１２Ａの上表面１２Ａの上表面１２Ａ上においてシリコン酸化膜６２の分だけ第１サイドウォール部２６のシリコン熱酸化膜３４よりも厚肉とされ、該シリコン酸化膜６２は第２ゲート電極４２の側壁を側方から覆う部分を有しない。 - 特許庁

The angles of the surfaces 5b and 6b of a TEOS film 5 and a P-type SiN film 6 formed on the resistor 4 are adjusted so that the laser light projected upon the peripheral regions 5a and 6a of the resistor 4 may reach the end section 4a of the resistor 4 by controlling the depth of the step 3c and the thicknesses of the TEOS film 5 and SiN film 6.例文帳に追加

この段差３ｃの深さと、薄膜抵抗４の上のＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の膜厚とを制御することで、薄膜抵抗４の周りの領域５ａ、６ａに照射されたレーザー光が薄膜抵抗４の端部４ａに到達するように、ＴＥＯＳ膜５及びＰ−ＳｉＮ膜６の表面５ｂ、６ｂの角度を調整する。 - 特許庁

An activated p-type impurity is doped to a region underlying the gate electrode of the polycrystalline semiconductor layer, and the activated n-type impurity is doped to a region excluding an area underlying the gate electrode.例文帳に追加

本発明による多結晶半導体層を有するトランジスタを用いた画像表示装置は、多結晶半導体層は上面に絶縁膜を介してゲート電極が形成されており、このゲート電極の一方の側の多結晶半導体層をドレイン領域、他方の側の多結晶半導体層をソース領域とするもので、多結晶半導体層の前記ゲート電極の下側の領域には活性化されたｐ型不純物が注入されており、多結晶半導体層の前記ゲート電極の下側以外の領域には活性化されたｎ型不純物が注入されているというものである。 - 特許庁

Then, a spin-on glass 7 is applied to the recessed and projecting surface of a first substrate 2, and a number of spherical Si consisting of an n-type layer 52 and a p-type part 51 are arranged.例文帳に追加

すなわち、球状または棒状の複数の半導体結晶を、周期的な凹凸構造を持つ第一の基板上に配置された構造を持たせ、該第一の基板に構成された周期的な凹凸構造上に第一の導電層を配置し、該第一の導電層に対し、上記球状または棒状の半導体結晶の一部を電気的に接触させ、該第一の導電層と接触した、球状または棒状の半導体結晶の一部とは異なる部分の半導体結晶の一部に電気的に接触した第二の導電層を配置した構成としている。 - 特許庁

To provide a method of manufacturing a semiconductor light-emitting device including a Pd electrode, which prevents, in a simple manner, yield deterioration resulting from sticking of the Pd electrode on a detached insulating film onto the surface of the semiconductor light-emitting device, or the occurrence of portions where pad electrodes are not formed, and avoid a contact of a p-type contact layer with the pad electrode.例文帳に追加

本発明は、Ｐｄ電極を備える半導体発光素子の製造方法に関し、剥がれた絶縁膜上Ｐｄ電極の半導体発光素子表面への付着に起因する歩留まり低下、パッド電極未形成部分の発生、ｐ型コンタクト層とパッド電極が接触する問題を簡素な方法で回避できる半導体発光素子の製造方法を提供することを目的とする。 - 特許庁

The distributed feedback semiconductor laser device 50 is a ridge waveguide type and comprises an n-GaAs substrate 52 and a multilayered structure, which consists of an n-AlGaAs clad layer 54, InGaAs/GaAs quantum well structure layer 56, a GaInNAs absorption layer 58 formed with diffraction grating, p-AlGaAs clad layer 60, and a GaInNAs absorption layer, which are deposited in this order on the n-GaAs substrate 52.例文帳に追加

本分布帰還型半導体レーザ素子５０は、リッジ導波路型であって、ｎ−ＧａＡｓ基板５２と、ｎ−ＧａＡｓ基板５２上に、順次、成膜された、ｎ−ＡｌＧａＡｓクラッド層５４、ＩｎＧａＡｓ／ＧａＡｓ量子井戸構造層５６、回折格子５７が形成されているＧａＩｎＮＡｓ吸収層５８、ｐ−ＡｌＧａＡｓクラッド層６０、及びＧａＡｓキャップ層６２の積層構造とを備えている。 - 特許庁