「p- type」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

The stripe structure 18 is buried by a p-type InP buried layer 19, an n-type InP buried layer 20, and a p-type InP buried layer 21.例文帳に追加

ストライプ構造１８をｐ型ＩｎＰ埋込層１９、ｎ型ＩｎＰ埋込層２０およびｐ型ＩｎＰ埋込層２１で埋め込む。 - 特許庁

A P-type isolation region 2 is formed in part by the diffusion of the P-type impurity in the upper face of the N^- type silicon substrate 1.例文帳に追加

また、Ｎ^-型シリコン基板１の上面内には、Ｐ型不純物の拡散によって、Ｐ型分離領域２が部分的に形成されている。 - 特許庁

A semiconductor substrate 10 of a P type, for example, includes a P+type element isolation region 12 adjoining an N--type semiconductor layer 11.例文帳に追加

例えばＰ型の半導体基板１０には、Ｎ−型の半導体層１１と隣接するＰ＋型の素子分離領域１２が形成されている。 - 特許庁

The embedded layer 16 comprises an n-type (Al_xGa_1-x)_yIn_1-yP, and the p-type clad layer 14 comprises p-type Al_xGa_1-xAs.例文帳に追加

埋め込み層１６はｎ型（Ａｌ_x Ｇａ_1-x ）_y Ｉｎ_1-y Ｐにより構成され、ｐ型クラッド層１４は、ｐ型Ａｌ_z Ｇａ_1-z Ａｓにより構成されている。 - 特許庁

To provide a manufacturing method of a semiconductor device in which p-type and n-type transistors are balanced in operating speed by improving the operating speed of the p-type transistor.例文帳に追加

ｐ型トランジスタの動作速度を高め、ｎ型トランジスタとの動作速度の均衡がとれた半導体装置の製造方法を提供する。 - 特許庁

An n-type drift layer 13 and a p-type base layer 15 are formed adjacent on the surface of a p-type semiconductor active layer 11.例文帳に追加

ｐ型の半導体活性層１１の表面にｎ型のドリフト層１３とｐ型のベース層１５とが互いに隣接するように形成される。 - 特許庁

A p-type body layer 12 is formed on a semiconductor substrate 11, and an n^--type offset layer 13 is formed to adjoin the p-type body layer 12.例文帳に追加

半導体基板１１上に、ｐ-型ボディ層１２が形成され、ｐ-型ボディ層１２に隣接してｎ-型オフセット層１３が形成されている。 - 特許庁

On the P type SiGe layer 7, a P type Si layer 8 including N+ type emitter region 19 and the external base region is formed.例文帳に追加

そのＰ型ＳｉＧｅ層７上にＮ＋型エミッタ領域１９と外部ベース領域とを含むＰ型Ｓｉ層８が形成されている。 - 特許庁

A p-type semiconductor substrate 11 is prepared, and an n-type semiconductor layer 12 is formed in face to face with the p-type semiconductor substrate 11.例文帳に追加

ｐ型半導体基板１１を準備し、このｐ型半導体基板１１と対向するようにしてｎ型半導体層１２を形成する。 - 特許庁

An emitter electrode 18 contacts the N-type emitter layer 15 and the P-type contact layer 16, while a collector electrode 21 contacts the P-type contact layer 10.例文帳に追加

エミッタ電極１８は、Ｎ型エミッタ層１５及びＰ型コンタクト層１６にコンタクトし、コレクタ電極２１は、Ｐ型コレクタ層１０にコンタクトする。 - 特許庁

A p-type InP upper clad layer 21 and a p-type InP cap layer 22 are laminated on the mesa and the n-type InP contact layer 20.例文帳に追加

メサ及びｎ−ＩｎＰコンタクト層２０上にｐ−ＩｎＰ上部クラッド層２１、及びｐ−ＩｎＰキャップ層２２が積層されている。 - 特許庁

A p-type GaAs layer 12, an n-type GaAs layer 14, a p-type GaAs layer 16, and an n-type GaAs layer 18, are sequentially laminated on a p-type GaAs substrate 10; a cathode electrode 22 is formed on the n-type GaAs layer 18; and a gate electrode 23 is formed on the p-type GaAs layer 16.例文帳に追加

ｐ形ＧａＡｓ基板１０の上に、ｐ形ＧａＡｓ層１２，ｎ形ＧａＡｓ層１４，ｐ形ＧａＡｓ層１６，ｎ形ＧａＡｓ層１８が順次積層され、ｎ形ＧａＡｓ層１８上にカソード電極２２が、ｐ形ＧａＡｓ層１６上にゲート電極２３が形成されている。 - 特許庁

This semiconductor device for protection against static electricity contains a P type well 11 containing a P type impurity diffusion layer 90, and an N type impurity diffusion layer 20, and an N type well 13 which is formed in the P type well 11, and contains a P type impurity diffusion layer 30 and an N type impurity diffusion layer 40.例文帳に追加

本発明の静電気保護用半導体装置は、Ｐ型不純物拡散層９０およびＮ型不純物拡散層２０を含むＰ型ウエル１１と、Ｐ型ウエル１１に形成され、Ｐ型不純物拡散層３０およびＮ型不純物拡散層４０を含むＮ型ウエル１３とを含む。 - 特許庁

An N-type GaAs buffer layer, an N-type InGaP clad layer, an InGaAsP barrier layer, an InGaAs active layer, an InGaAsP barrier layer, a P-type InGaP clad layer, a P-type InGaAsP etching stop layer, a P-type InGaP clad layer, and a P-type GaAs contact layer are successively laminated on an N-type GaAs substrate.例文帳に追加

ｎ型ＧａＡｓ基板11上に、ｎ型ＧａＡｓバッファ層12、ｎ型ＩｎＧａＰクラッド層13、ＩｎＧａＡｓＰバリア層14、ＩｎＧａＡｓ活性層15、ＩｎＧａＡｓＰバリア層16、ｐ型ＩｎＧａＰクラッド層17、ｐ型ＩｎＧａＡｓＰエッチングストップ層18、ｐ型ＩｎＧａＰクラッド層19、ｐ型ＧａＡｓコンタクト層20を順次積層する。 - 特許庁

To provide a method of manufacturing a field effect transistor which can solve both problems of the penetration of p-type impurities within a p-type gate and the depletion within the n-type gate at the same time.例文帳に追加

p型ゲート中のp型不純物のシリコン基板への突き抜けと、n型ゲート中の空乏化との両方の問題を同時に解決することのできる電界効果型トランジスタの製造方法を提供することを目的とする。 - 特許庁

A P-type well region 11 and a N-type well region 12 are formed on a N-type substrate 10.例文帳に追加

Ｎ型の基板１０上にＰ型のウェル領域１１とＮ型のウェル領域１２を形成する。 - 特許庁

In addition to n-type impurities, p-type impurities of low concentration are contained in the n^+-type semiconductor area 5.例文帳に追加

Ｎ^＋型半導体領域５にＮ型不純物の他にＰ型不純物を低濃度に含める。 - 特許庁

An N-type TR N3 turns off, and an N type TR N4 turns on, and P type transistors P3 and P4 also turn on.例文帳に追加

Ｎ型トランジスタＮ３はオフ、Ｎ型トランジスタＮ４はオンし、Ｐ型トランジスタＰ３、Ｐ４もオンする。 - 特許庁

HETERO INTEGRATION TYPE STRAINED SILICON N-TYPE MOSFET, P-TYPE MOSFET, AND METHOD OF MANUFACTURING THE SAME例文帳に追加

ヘテロ集積型歪みシリコンｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴ及びその製造方法 - 特許庁

The N-type wells 11 are also located above the bottom N-type well 8 and adjacent to the P-type wells 16.例文帳に追加

ｎウェル１１もボトムｎウェル８上にあり、かつｐウェル１６に隣接するように形成されている。 - 特許庁

Thus, the channel length of the p-type channel type TFT is set smaller than that of the n-channel type TFT.例文帳に追加

そのために、ｐチャネル型ＴＦＴのチャネル長はｎチャネル型ＴＦＴのチャネル長より短くなる。 - 特許庁

An IGBT region 20 has a p^+-type collector region 30a, an n^--type drift region 34a, a p-type body region 36a, and an n^+-type emitter region 46.例文帳に追加

ＩＧＢＴ領域２０は、ｐ^＋型のコレクタ領域３０ａと、ｎ^−型のドリフト領域３４ａと、ｐ型のボディ領域３６ａと、ｎ^＋型のエミッタ領域４６を有する。 - 特許庁

In one embodiment, in the p^+-type layer (4c) and the n^+-type layer (5a) forming the hetero-interface, the band gap for the p^+-type layer (4c) is larger than that for the n^+-type layer (5a).例文帳に追加

一実施形態では、ヘテロ界面をなすｐ^＋型層（４ｃ）とｎ^＋型層（５ａ）とにおいて、ｐ^＋型層（４ｃ）のバンドギャップがｎ^＋型層（５ａ）のバンドギャップよりも大きい。 - 特許庁

An identical chip has the n-type MIS transistor and the p-type MIS transistor.例文帳に追加

同一チップ内にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタを有する。 - 特許庁

A gate electrode 9 of an n-channel type MISFET and a p- channel type MISFET is formed at an angle of 45° with respect to a p-type well 3 and an n-type well 4, respectively.例文帳に追加

ｎチャネル型ＭＩＳＦＥＴもしくはｐチャネル型ＭＩＳＦＥＴのゲート電極９を、それぞれｐ型ウエル３およびｎ型ウエル４に対し斜め４５°に形成する。 - 特許庁

An n-type transparent conductive film 12, an n-type organic semiconductor film 13, a p-type organic semiconductor film 14, and a p-type transparent conductive film 15, are stacked in this sequence.例文帳に追加

ｎ型透明導電膜１２、ｎ型有機半導体膜１３、ｐ型有機半導体膜１４及びｐ型透明導電膜１５がこの順に積層されている。 - 特許庁

A side of the first P-type collector region 3b is also surrounded by the N-type region.例文帳に追加

第１のＰ型コレクタ領域３ｂの側面もＮ型領域に囲まれている。 - 特許庁

The junction of the P-type drain 7a to the adjacent N-type source 5b thereto is kept reverse biased at all times, to separate the P-type drain 7a and the N-type source 5b from each other.例文帳に追加

隣り合うＰ型ドレイン７ａ及びＮ型ソース５ｂの接合を常に逆バイアスを保つことにより、Ｐ型ドレイン７ａ及びＮ型ソース５ｂを分離する。 - 特許庁

In the element cutting step, a p-type thermoelement unit 17 and an n-type thermoelement unit 18 are cut from the p-type thermoelement block 15 and the n-type thermoelement block 16.例文帳に追加

素子切出し工程では、Ｐ型熱電素子ブロック15及びＮ型熱電素子ブロック16からＰ型熱電素子ユニット17及びＮ型熱電素子ユニット18が切り出される。 - 特許庁

The first active barrier structure ABR includes an n-type area connected to a p-type impurity area PSR and a p-type area with which the n-type area is made an ohmic connection.例文帳に追加

第１のアクティブバリア構造ＡＢＲは、ｐ型不純物領域ＰＳＲに接続されたｎ型領域と、ｎ型領域とオーミック接続されたｐ型領域とを含む。 - 特許庁

Since a gate electrode is composed of a P-type semiconductor layer and an N-type semiconductor layer, a depletion layer 13 occurs at the junction surface between the P-type semiconductor layer and the N-type semiconductor layer.例文帳に追加

ゲート電極はＰ型半導体層及びＮ型半導体層からなるので、Ｐ型半導体層とＮ型半導体層との接合面に、空乏層１３が生じる。 - 特許庁

An N-type transistor constituting the operational amplifier OP1 is formed at a first P-type well PWL1, and a P-type transistor is formed at a first N-type well NWL1.例文帳に追加

演算増幅器ＯＰ１を構成するＮ型トランジスタは第１のＰ型ウェルＰＷＬ１に形成され、Ｐ型トランジスタは第１のＮ型ウェルＮＷＬ１に形成される。 - 特許庁

A plurality of trenches 17 that penetrate the p-type base layer 3 and reach the midway of the n-type base layer 1 are formed within the p-type base layer 3 and n-type base layer 1.例文帳に追加

ｐ型ベース層３及びｎ型ベース層１内には、ｐ型ベース層３を貫通し、ｎ型ベース層１の途中まで達する深さの複数のトレンチ１７が形成される。 - 特許庁

On a P-type single crystal silicon substrate 50, an N-type epitaxial silicon layer 51 is grown, and a P-type well area 52 is formed in this N-type epitaxial silicon layer 51.例文帳に追加

Ｐ型単結晶シリコン基板５０上にＮ型のエピタキシャル・シリコン層５１を成長させ、このエピタキシャル・シリコン層５１内にＰ型ウエル領域５２を設ける。 - 特許庁

The p-type thermoelectric conversion element main body (11) comprises a p-type silicon semiconductor while the n-type thermoelectric conversion element main body (12) comprises an n-type silicon semiconductor.例文帳に追加

ｐ型熱電変換素子本体（１１）はｐ型シリコン系半導体により構成され、ｎ型熱電変換素子本体（１２）はｎ型シリコン系半導体により構成される。 - 特許庁

LED epitaxial layer (n-type, p-type, and activation layer) grows on a substrate.例文帳に追加

ＬＥＤエピタキシャル層（ｎ−型、ｐ−型、及び活性層）が基板上に成長する。 - 特許庁

The embedding layer 20 includes a low carrier concentration p type InP layer 26 (p type semiconductor layer) and an n type InP layer 24 (n type semiconductor layer) constituting pn junction 30.例文帳に追加

埋込層２０は、ｐｎ接合３０を構成する低キャリア濃度ｐ型ＩｎＰ層２６（ｐ型半導体層）とｎ型ＩｎＰ層２４（ｎ型半導体層）を有する。 - 特許庁

The impurity layer 120 contains n-type impurities, p-type impurities, and oxygen.例文帳に追加

不純物層１２０は、ｎ型不純物とｐ型不純物と酸素とを含んでいる。 - 特許庁

The light-emitting element includes an n-type silicon oxide film 2 and a p-type silicon nitride film 3.例文帳に追加

発光素子は、ｎ型シリコン酸化膜２と、ｐ型シリコン窒化膜３とを備える。 - 特許庁

In the nitride semiconductor laser array, n-type layers composed of a nitride semiconductor and containing n-type contact layers, active layers, and p-type layers containing p-type contact layer are successively formed.例文帳に追加

窒化物半導体からなる、ｎ型コンタクト層を含むｎ型層と、活性層と、ｐ型コンタクト層を含むｐ型層と、が順に含まれた窒化物半導体レーザアレイである。 - 特許庁

The IGBT selectively forms an n^+-type extended region (9) in a p^+-type collector region (1), and forms a p-type base region (3) and a diode together with an n-type base region (2).例文帳に追加

ＩＧＢＴは、Ｎ＋型延長領域(9)をＰ＋型コレクタ領域(1)内に選択的に形成して、Ｎ型ベース領域(2)と共にＰ型ベース領域(3)とダイオードを形成する。 - 特許庁

Further, the p^+-type diffusion layer 3p is in contact with the n^+-type diffusion layer 4n.例文帳に追加

また、ｐ^＋型拡散層３ｐがｎ^＋型拡散層４ｎと接触している。 - 特許庁

A p type base region 4 is provided on a surface of the n-type epitaxial layer 2, and an n+type source region 5 is provided on a surface of a p type base region 4.例文帳に追加

ｎ−型エピタキシャル層２の表面にはｐ型ベース領域４が設けられ、ｐ型ベース領域４の表面にはｎ＋型ソース領域５が設けられている。 - 特許庁

A part of P-type type substrate 2 is etched to form a P-type layer 1 comprising an insulation region 3, over which an element formation layer comprising an N-type operation layer 5 is formed.例文帳に追加

Ｐ型基板２の一部にエッチングを施して絶縁領域３を備えたＰ型層１を形成し、その上にＮ型の動作層５を含む素子形成層を形成する。 - 特許庁

This silicon carbide semiconductor device is formed into a structure provided with a p^+ type layer 6 under an n^+ type source region 4.例文帳に追加

ｎ^+型ソース領域４の下方にｐ^+型層６を備えた構成とする。 - 特許庁