「phy layer」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Frame aggregation improves the efficiency by reducing both PHY-layer overhead and MAC-layer overhead.例文帳に追加

フレーム集約により、ＰＨＹ層オーバヘッドとＭＡＣ層オーバヘッドのどちらもが削減されることで効率が向上する。 - 特許庁

To reduce the number of connections of UTOPIA buses for connecting an ATM layer device to a PHY layer device.例文帳に追加

ＡＴＭレイヤデバイスとＰＨＹレイヤデバイスを接続するためのＵＴＯＰＩＡバスの接続本数を削減する。 - 特許庁

To provide a method and a system for monitoring cells of each of PHY (physical layer driver) devices without the need for revising a bus configuration in an ATM apparatus of a multi-PHY device configuration.例文帳に追加

マルチＰＨＹデバイス構成のＡＴＭ装置において、バスの構成を変更すること無しに、ＰＨＹデバイスごとのセルの監視を可能とする。 - 特許庁

To prevent processing timing deviation which may be possible to occur between a PHY layer and a MAC layer when synchronization processing for synchronism between base stations is performed in a PHY processing apparatus.例文帳に追加

ＰＨＹ処理装置で基地局間同期のための同期処理を行った場合に、ＰＨＹ層とＭＡＣ層との間で発生するおそれのある処理タイミングのずれを防止する。 - 特許庁

To facilitate the register test of a PHY layer device 1 and also to shorten the test time.例文帳に追加

ＰＨＹレイヤ・デバイス１のレジスタ試験を容易にし且つ試験時間を短縮することにある。 - 特許庁

A selection PHY determining circuit 120 selects one PHY layer device from a plurality of PHY layer devices based on the order of priority (weighting coefficient) being set in the PHY_weight register 140 and the wait time being counted by the Wait_time counter 150.例文帳に追加

選択ＰＨＹ決定回路１２０は、ＰＨＹ＿ｗｅｉｇｈｔレジスタ１４０に設定されている優先順位（重み係数）と、Ｗａｉｔ＿ｔｉｍｅカウンタ１５０が計数している待ち時間とに基づいて、複数のＰＨＹレイヤデバイスから１個のＰＨＹレイヤデバイスを選択する。 - 特許庁

A Wait_time counter 150 counts each wait time of the PHY layer devices PHY1 to PHYn.例文帳に追加

Ｗａｉｔ＿ｔｉｍｅカウンタ１５０は、ＰＨＹレイヤデバイスＰＨＹ１、〜、ＰＨＹｎの各々の待ち時間を計数する。 - 特許庁

To provide a method of avoiding clogging and overflowing ATM cells by early detecting a failure between an ATM layer unit and a PHY layer unit.例文帳に追加

ＡＴＭレイヤ装置及びＰＨＹレイヤ装置間の障害を早期に検出し、ＡＴＭセル詰まり及びオーバーフローを防止する方法の提供。 - 特許庁

A converting point detection section 8 resets a PHY(Physical layer circuit) 5 when detecting a change in the discrimination result from the voltage detection section 6.例文帳に追加

変換点検出部８は、電圧検出部６からの判定結果の変化を検出すると、ＰＨＹ５をリセットする。 - 特許庁

To reduce a load on a high-order layer as much as possible by solving relay processing in low-order layers (PHY layer, MAC layer) without depending on the high-order layer for providing a stable and fast wireless network.例文帳に追加

安定した高速な無線ネットワークを提供するために、中継処理を上位レイヤに頼るのではなく下位レイヤ（ＰＨＹ層，ＭＡＣ層）で解決させ、上位レイヤの負荷を極力減らす。 - 特許庁

Thus the number of PHY layer functions in subscriber interface functions 2A to 2N is increased to 32×N to connect them to the ATM layer function 1.例文帳に追加

これにより、ＡＴＭレイヤ機能１に対して加入者インタフェース機能２Ａ〜２Ｎ内のＰＨＹレイヤ機能を３２×Ｎに増大して接続可能となる。 - 特許庁

To transmit data to a plurality of physical layer protocols PHY having a UTOPIA 1 interface from an ATM layer chip with a universe test and operation physical layer interface for ATM UTOPIA level 2 interface.例文帳に追加

ＵＴＯＰＩＡレベル２インタフェースを有する１つのＡＴＭレイヤｃｈｉｐより、ＵＴＯＰＩＡレベル１インタフェースを有する複数のＰＨＹに対しデータの送信を可能とする。 - 特許庁

The controller 51 switches the operation mode during the symbol period of an ultra-wideband physical layer (UWB PHY).例文帳に追加

このコントローラー５１は，超広帯域用の物理層（ＵＷＢ ＰＨＹ）のシンボル期間において，上記動作モードの切り替えを行う。 - 特許庁

A multiplexer circuit 40 multiplexes TxCLAV signals outputted from a plurality of PHY #0-#N of a PHY 50, an ATM layer chip 10 receives the multiplexed signal, a latch circuit 30 latches a TxADDR signal of a selected transmission destination PHY by one cell time as a routing signal 7 to control a Banian routing circuit 20 so as to transmit transmission data 6 to a selected PHY.例文帳に追加

ＰＨＹ５０の複数のＰＨＹ＃０〜＃Ｎから出力されるＴｘＣＬＡＶ信号を、多重回路４０により多重してＡＴＭレイヤｃｈｉｐ１０に取り込み、選択された送信先ＰＨＹのＴｘＡＤＤＲ信号をラッチ回路３０により１セル時間ラッチし、それをルーティング信号７としてバニヤン型ルーティング回路２０を制御し、送信データ６を選択されたＰＨＹに送信する。 - 特許庁

To suppress drop in the processing capability of a management terminal (for example, a wireless access point (a wireless AP)) by accurately stopping error processing even if a PHY (a physical layer) error occurs in a burst manner during the execution of PHY error processing.例文帳に追加

ＰＨＹ（物理層）エラー処理実施中にバースト的にＰＨＹエラーが発生しても、エラー処理を的確に停止し、管理端末（例えば、無線アクセスポイント（無線ＡＰ））の処理能力の低下を抑制する。 - 特許庁

The high-speed I/F circuit block HB includes a physical layer circuit PHY that receives data with the use of a differential signal and a link controller LKC that processes a link layer.例文帳に追加

高速Ｉ／Ｆ回路ブロックＨＢは、差動信号を用いてデータを受信する物理層回路ＰＨＹと、リンク層の処理を行うリンクコントローラＬＫＣを含む。 - 特許庁

A self buffer memory 12 stores the ATM cell switched by an ATM switching function part 11 at every PHY layer function part 2.例文帳に追加

セルバッファメモリ１２は、ＡＴＭスイッチング機能部１１によりスイッチングされたＡＴＭセルを、各ＰＨＹレイヤ機能部２毎に格納する。 - 特許庁

A cell counter 14 counts the ATM cells at every PHY layer function part 2 stored in the cell buffer memory 12 as the number of stand-by cells.例文帳に追加

セルカウンタ１４は、セルバッファメモリ１２に格納された各ＰＨＹレイヤ機能部２毎のＡＴＭセルを待機セル数としてカウントする。 - 特許庁

A UTOPIA control circuit 110 transmits and receives cells to and from a selected PHY layer device according to the regulations of a UTOPIA level 2.例文帳に追加

ＵＴＯＰＩＡ制御回路１１０は、ＵＴＯＰＩＡレベル２の規定により、選択されたＰＨＹレイヤデバイスとセルの送受信をする。 - 特許庁

To efficiently transfer an ATM cell by performing polling corresponding to a frequency to transmit the cell to each PHY layer function part.例文帳に追加

各ＰＨＹレイヤ機能部へのセル送出頻度に応じたポーリングを実施することで、効率のよいＡＴＭセルの転送を可能とする。 - 特許庁

A physical layer (PHY) legacy preamble transmitted by one station is decoded by another station that does not use a legacy preamble.例文帳に追加

ある端末によって送信された物理層（ＰＨＹ）のレガシー・プリアンブルが、レガシー・プリアンブルを使用しない別の端末によって復号化される。 - 特許庁

A macro block MB2 including a physical layer circuit PHY for communication perform transmission/reception to/from a macro block MB1 at a clock frequency CF1.例文帳に追加

通信用の物理層回路ＰＨＹを含むマクロブロックＭＢ２は送受信処理をマクロブロックＭＢ１との間でクロック周波数ＣＦ１で行う。 - 特許庁

The mobile DDR 310 and the DDR2 (320) are connected to the physical layer (PHY) block 220 of a memory controller 200 without signal termination.例文帳に追加

メモリコントローラ２００の物理層（ＰＨＹ）ブロック２２０にはモバイルＤＤＲ３１０およびＤＤＲ２（３２０）が信号終端せずに接続される。 - 特許庁

To quickly detect an abnormal PHY (Physical Layer Protocol) function card, in which although an ATM device transmits a reception enable (transfer permission), data transfer is not executed.例文帳に追加

ＡＴＭデバイスから受信イネーブル（転送許可）が送出されたにもかかわらずデータ転送を実行しない異常なＰＨＹ機能カードを早期に検出する。 - 特許庁

A common voltage line VCL, connecting between the common voltage pads PC1, PC2, is wired along the D1 direction from the common voltage pad PC1 to PC2, and wired along the D1-direction, in the D2-direction side of the physical layer circuit PHY, in a region where the physical layer circuit PHY is placed.例文帳に追加

コモン電圧パッドＰＣ１、ＰＣ２間を接続するコモン電圧線ＶＣＬがコモン電圧パッドＰＣ１からＰＣ２に対してＤ１方向に沿って配線されると共に物理層回路ＰＨＹの配置領域では物理層回路ＰＨＹのＤ２方向側においてＤ１方向に沿って配線される。 - 特許庁

When a PHY(physical layer) section 109 detects through a port 110 the occurrence of the bus reset signal in a cable 115, the PHY section 109 informs a Link section 105 of this, an interrupt control section 108 outputs a 1st interrupt signal and informs a controller 101 about this (S4).例文帳に追加

ケーブル１１５にバスリセット信号が発生したことを、ＰＨＹ部１０９がポート１１０を通して検出すると、それをＬｉｎｋ部１０５に伝え、割込み制御部１０８は第１の割込み信号を出力し、制御装置１０１に通知する（Ｓ４）。 - 特許庁

The logic circuit HL for high-speed I/F is arranged between the physical layer circuit PHY and logic circuit block LB for the driver and the high-speed I/F circuit block HB is arranged so that the physical circuit PHY and logic circuit block LB for the driver are not adjacent to each other.例文帳に追加

物理層回路ＰＨＹとドライバ用ロジック回路ブロックＬＢとの間に高速Ｉ／Ｆ用ロジック回路ＨＬが配置され、且つ、物理層回路ＰＨＹとドライバ用ロジック回路ブロックＬＢとが隣接しないように、高速Ｉ／Ｆ回路ブロックＨＢが配置される。 - 特許庁

In acquiring a resource needed to perform transfer on the bus, a PHY layer 1 connected to the bus a LINK layer 2, a transaction layer 4 and a resource processor 3 for performing acquisition control of the resource with the respective layers are arranged.例文帳に追加

バス上で転送を行うのに要するリソースを取得する際、バスに接続されるＰＨＹレイヤ１と、ＬＩＮＫレイヤ２と、トランザクション・レイヤ４と、各レイヤとの間にリソースの取得制御を行うリソース処理装置３とを有する。 - 特許庁

A PHY part 11 detects a fault in a physical layer, and an LF/RF detecting part 12 changes a port status table 21 to be referred to by a layer 2 switch 30 based upon a status of fault occurrence.例文帳に追加

ＰＨＹ部１１は物理層での障害検出を行い、ＬＦ／ＲＦ検出部１２は、障害発生の状態に基づきレイヤ２スイッチ３０が参照するポート状態テーブル２１を変更する。 - 特許庁

Each of the communication control units 2, 4 has a PHY processing unit 5a, 5b for performing processing of a packet physical layer and a MAC processing unit 6a, 6b for performing processing of a packet MAC layer.例文帳に追加

通信制御部２及び４は、それぞれ、パケットの物理層の処理を行うＰＨＹ処理部５ａ及び５ｂと、パケットのＭＡＣ層の処理を行うＭＡＣ処理部６ａ及び６ｂとを備える。 - 特許庁

To provide a communication control circuit, where an LSI tester can easily conduct the operating test of the communication control circuit, including a PHY(physical layer driver) circuit at a high-speed equal to that in an actual operation.例文帳に追加

ＰＨＹ回路を含む通信制御回路の動作テストをＬＳＩテスタ上で、容易に、実動作と同等の高速動作で行える通信制御回路を提供する。 - 特許庁

The high-speed I/F circuit block HB includes a physical layer circuit PHY including a receiver circuit and a logic circuit HL for high-speed I/F including a serial/parallel conversion circuit.例文帳に追加

高速Ｉ／Ｆ回路ブロックＨＢは、レシーバ回路を含む物理層回路ＰＨＹと、シリアル／パラレル変換回路を含む高速Ｉ／Ｆ用ロジック回路ＨＬを含む。 - 特許庁

To obtain an ATM (asynchronous transfer mode) cell communication system capable of preventing the reduction of ATM cell transmitting/receiving efficiency by reducing the number of polling addresses to the minimum number of addresses in the case of a system increasing/reducing PHY (physical layer protocol) layer devices dependent on an ATM layer device.例文帳に追加

ＡＴＭレイヤデバイスに従属するＰＨＹレイヤデバイスが増減するシステムである場合に、ポーリングアドレスを最低限のアドレスにすることで、ＡＴＭセルの送受信の効率を低下させないようにしたＡＴＭセル通信システムを得ること。 - 特許庁

To provide a polling control apparatus and a method with a comparatively simple configuration capable of selecting any of a plurality of PHY layer apparatuses connected to an ATM layer apparatus and performing polling with equality of opportunity.例文帳に追加

本発明の課題は、ＡＴＭレイヤ機器に接続された複数のＰＨＹレイヤ機器の選択及びポーリングを機会均等に行い得る比較的簡易な構成のポーリング制御装置及び方法を提供することである。 - 特許庁

An input selector 11 references a header of an ATM cell received from input side physical layer protocols (PHY) 2-1 to 2-k and discriminates whether or not its VPI/VCI value requires rewriting.例文帳に追加

入力側のＰＨＹ２−１〜２−ｋから入力選択器１１に入力されたＡＴＭセルはそのヘッダが参照され、ＶＰＩ／ＶＣＩ値の書換えが必要か否かが判定される。 - 特許庁

An OAM cell insertion/extraction processing section 30 is provided in the middle of a UTOPIA interface section, that is used for connection between an SAR processing section 20 and a PHY layer processing section 40.例文帳に追加

ＳＡＲ処理部２０とＰＨＹレイヤ処理部４０の間の接続に利用されるＵＴＯＰＩＡインタフェース部分の中間にＯＡＭセル挿入・抽出処理部３０を設け。 - 特許庁

A network controller 24 of a general-purpose processor 20 as a control section having a CPU (Central Processing Unit) 21 is connected to a PHY (Physical layer) 15 as a connecting unit to the network via a packet processing unit 40.例文帳に追加

ＣＰＵ２１を有する制御部である汎用プロセッサ２０のネットワークコントローラ２４と、ネットワークとの接続部であるＰＨＹ１５とを、パケット処理部４０を介して接続する。 - 特許庁

The physical layer processing section 26 has return control sections 262, 264 for performing a return test with a Bridge/VLAN function section 261 and a PHY function section 263 as return points each.例文帳に追加

物理レイヤ処理部２６は、Bridge/VLAN機能部２６１およびＰＨＹ機能部２６３それぞれを折り返し点として折り返し試験を行う折り返し制御部２６２，２６４を備えている。 - 特許庁

A PHY_weight register 140 performs setting or changes the setting of each order of priority (weighting coefficient) of PHY layer devices PHY1 to PHYn according to input from the outside at an arbitrary point.例文帳に追加

ＰＨＹ＿ｗｅｉｇｈｔレジスタ１４０は、任意時での外部からの入力により、ＰＨＹレイヤデバイスＰＨＹ１、〜、ＰＨＹｎの各々の優先順位（重み係数）を設定、又は、設定変更する。 - 特許庁

The integrated circuit device 10 comprises: a high speed I/F circuit block HB including a physical layer circuit PHY performing data transfer through a serial bus; and at least one other circuit block.例文帳に追加

集積回路装置１０は、シリアルバスを介してデータ転送を行う物理層回路ＰＨＹを含む高速Ｉ／Ｆ回路ブロックＨＢと、少なくとも１つの他の回路ブロックを含む。 - 特許庁

An NAS 10, in a hardware configuration, includes a PHY chip 102 for processing a physical layer of an OSI reference model and an SOC 104 for processing a data link layer of the OSI reference model and for processing up to any layer of a network layer or higher of the OSI reference model.例文帳に追加

ＮＡＳ１０は、ハードウェアの構成において、ＯＳＩ参照モデルの物理層の処理を行うＰＨＹチップ１０２と、ＯＳＩ参照モデルのデータリンク層の処理を行うとともに、ＯＳＩ参照モデルのネットワーク層以上の何れかの層までの処理を行うＳＯＣ１０４とが別々に設けられている。 - 特許庁

Each control signal of a UTOPIA bus 2, for connecting an ATM layer device 1 to a PHY layer device 3, is shared by reception side processing and transmission side processing, and the transmission side processing and the reception side processing are switched alternately through time-division.例文帳に追加

ＡＴＭレイヤデバイス１とＰＨＹレイヤデバイス３との間を接続するＵＴＯＰＩＡバス２の各制御信号を受信側処理と送信側処理とで共用し、送信側処理と受信側処理とを時分割で交互に切り替える。 - 特許庁

To enable a master device to detect an error in transmitting and receiving directions about a read request from the master device when a general purpose PHY (physical layer) chip and a customized device are connected to the master device.例文帳に追加

マスターデバイスに対して汎用ＰＨＹチップとカスタマイズデバイスとが接続されている場合に、マスターデバイスからのリード要求に関し、マスターデバイスにおいて送受信方向でのエラーの検出を可能にする。 - 特許庁

The scanning output line of the scanning driver block SB is wired over the link controller LKC and detours the physical layer circuit PHY, from the scanning driver block SB to the scanning driver pad placing region PR.例文帳に追加

走査ドライバブロックＳＢの走査出力線が、物理層回路ＰＨＹを迂回してリンクコントローラＬＫＣ上を、走査ドライバブロックＳＢから走査ドライバ用パッド配置領域ＰＲに対して配線される。 - 特許庁

To apply a Utopia Level 12 bus interface to a device like a package of PHY layer devices by making it possible to accurately detect a cell-available signal even when an ATM layer device is not mounted in a device package.例文帳に追加

ＡＴＭレイヤデバイスがデバイスパッケージの未実装状態においても正確にセルアベイラブル信号を検出できるようにすることで、ＰＨＹレイヤデバイスがパッケージで構成されているような装置にＵｔｏｐｉａ Ｌｅｖｅｌ２バスインタフェースを適用可能とすることを目的とする。 - 特許庁