「pipe line processor」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

MECHANISM FOR INVALIDATING INSTRUCTION CACHE BLOCK IN PIPE LINE PROCESSOR例文帳に追加

パイプラインプロセッサにおける命令キャッシュブロックの無効化メカニズム - 特許庁

METHOD AND SYSTEM FOR SETTING SPECIAL PIPE LINE TEMPORARILY IN PROCESSOR DEVICE例文帳に追加

プロセッサ装置内で一時的に専用パイプラインを設定する方法及びシステム - 特許庁

The program counter information may be obtained as the value of a processor program counter positioned at the write back stage of a processor pipe line.例文帳に追加

プログラムカウンタ情報はプロセッサパイプラインのライトバックステージにあるプロセッサプログラムカウンタの値とすることが可能である。 - 特許庁

Also, the processor is provided with a circuit for storing an invalidation code 46 corresponding to the instruction in the pipe line.例文帳に追加

また、プロセッサは、パイプライン内の命令に対応する無効コード（４６）を格納する回路も含む。 - 特許庁

METHOD FOR DESIGNING DATA DRIVING TYPE INFORMATION PROCESSOR ADOPTING SELF-SYNCHRONOUS TYPE PIPE LINE CONTROL例文帳に追加

自己同期型のパイプライン制御を採用したデータ駆動型情報処理装置の設計方法 - 特許庁

To the main steam line 4, a branch pipe 17 is connected, and to the branch pipe 17, a steam/water separator 18 and an exhaust gas processor 21 are connected.例文帳に追加

主蒸気配管４に分岐配管17を接続し、分岐配管17に気液分離装置18と排気処理装置21を接続する。 - 特許庁

To provide a progressive instruction folding technology for improving instruction processing capabilities in a pipe line type processor.例文帳に追加

パイプライン型プロセッサにおける命令処理能力を改善する漸進的命令畳込み技術を提供する。 - 特許庁

A depth of a subordination examination circuit is increased in the processor for determining whether an operand of a command input into a pipe line is subordinate to an operand of a command executed in the pipe line or not (304).例文帳に追加

パイプラインに入力される命令のオペランドが、パイプラインにて実行されている命令のオペランドに従属するかどうかを判定するプロセッサの従属関係検査回路の深度を増加させる（３０４）。 - 特許庁

To provide a pipe line processing method by which the deterioration of instruction processing performance is prevented and power consumption and costs are reduced and a pipe line processor using the method.例文帳に追加

命令処理性能の低下を防ぐことができ、消費電力及びコストを削減することが可能なパイプライン処理方法並びにその方法を利用するパイプライン処理装置を提供することを目的とする。 - 特許庁

An ICBI address buffer is mounted on this processor for holding the address of the instruction cache block which should be invalidated by an ICBI instruction in the execution pipe line of the processor.例文帳に追加

プロセッサの実行パイプラインにおいてペンディング状態にあるＩＣＢＩ命令によって無効化されるべき命令キャッシュブロックのアドレスを保持するためにＩＣＢＩアドレスバッファが装備される。 - 特許庁

An information processor 1 includes: an instruction issue control part 10 which issues two or more instructions in a dependent relationship; and an execution pipe line 20.例文帳に追加

情報処理装置１は、互いに依存関係にある２以上の命令を発行する命令発行制御部１０と、実行パイプライン２０と、を備える。 - 特許庁

To reduce a temporal loss due to the generation of branch without increasing the scale of a circuit in an information processor adopting a pipe line architecture.例文帳に追加

パイプラインアーキテクチャを採用する情報処理装置において回路規模の増大を招くことなく分岐発生による時間的ロスを削減すること。 - 特許庁

A processor is provided with an execution pipe line and a cache memory having several held instruction words selected from a cache block and plural cache blocks.例文帳に追加

プロセッサは、実行パイプラインと、キャッシュブロックから選定されたいくつかに保持された命令ワードと共に複数のキャッシュブロックを含むキャッシュメモリとを有する。 - 特許庁

To provide a labeling processing method, a labeling processor, an image processor, an image formation apparatus and a computer program in a pipe line processing system to be applied to the labeling of the closed region of a raster scan type image data.例文帳に追加

ラスタスキャン型画像データの閉領域のラベル付けに適用されるパイプライン処理方式のラベリング処理方法、ラベリング処理装置、画像処理装置、画像形成装置、及びコンピュータプログラムの提供。 - 特許庁

To provide a method for eliminating the stall of a pipe line by controlling a thread in a step earlier than a conventional manner by operating operand cache mistake/hit prediction prior to the decision of the read destination memory address of the read instruction of a pipe line in a multi-thread processor.例文帳に追加

マルチスレッドプロセッサにおけるパイプラインのリード命令の読み込み先メモリアドレスの決定前にオペランドキャッシュミス／ヒット予想を行う事で従来よりも早い段階でスレッドの制御を行い、パイプラインのストールを解消する為の方法を提供する。 - 特許庁

To reduce the branch penalty of a data processor for pipe line-processing of a given instruction without providing any exclusive buffer for saving an instruction string of a branch instruction type.例文帳に追加

与えられた命令をパイプライン処理するデータ処理装置について、分岐命令流の命令列退避用の専用バッファなどを設けることなく、分岐ペナルティを軽減する。 - 特許庁

Thus, it is possible to prevent the structure state of the process from being affected by the selected instruction among the instructions inputted to the processor pipe line in response to the invalidation word.例文帳に追加

この構成により、無効ワードに応じて、プロセッサ・パイプラインに入る命令の内、選択された命令がプロセッサの構造状態に影響を及ぼすのを防止する。 - 特許庁

MICROPROCESSOR FOR UTILIZING IMPROVED BRANCH CONTROL INSTRUCTION, BRANCH TARGET INSTRUCTION MEMORY, INSTRUCTION LOAD CONTROL CIRCUIT, METHOD FOR MAINTAINING INSTRUCTION SUPPLY TO PIPE LINE, BRANCH CONTROL MEMORY AND PROCESSOR例文帳に追加

改良された分岐制御命令を利用するためのマイクロプロセッサ、分岐目標命令メモリ、命令ロード制御回路、パイプラインへの命令供給維持方法、分岐制御メモリ、およびプロセッサ - 特許庁

As the pipe line of the micro processor 1 is not protected, waiting time of memory access to a data memory 22 and a register file 20 can be utilized by a system program code stored in an instruction storing device 23.例文帳に追加

マイクロプロセッサ１のパイプラインが非保護であることから、命令記憶装置２３に記憶されたシステムプログラムコードによって、データメモリ２２およびレジスタファイル２０へのメモリアクセスの待ち時間が利用できる。 - 特許庁

To provide an image processor in which an identification number is allotted to each of a plurality of DRPs (dynamic reconfigurable processors) from a host controller so that the DRP can be discriminated when the plurality of DRPs perform processing by a pipe-line processing system.例文帳に追加

複数のＤＲＰがパイプライン処理方式によって実行する場合に、上位制御装置からＤＲＰの識別がつくように各ＤＲＰに識別番号が割り付けられ得る画像処理装置を提供する。 - 特許庁

Therefore, a pipe line in a processor can exhibit excellent performance at the time of executing the actual program.例文帳に追加

これらの命令はまた別々の予測ビットを持ち、これらが、プログラムの実行前に目標命令のバッファへのロードを最適化するので、プロセッサの中のパイプラインは、実際のプログラム実行時に優れた性能を発揮することができる。 - 特許庁

To shorten and/or remove access latency, and to reduce the code size, and to increase the executing speed by applying a strong and elastic improved branch operation instruction format implemented by a pipe line processor.例文帳に追加

パイプライン化プロセッサによって具現化される強力で、弾力的な改良型分岐操作命令フォーマットを与え、それによって、アクセスレイテンシの短縮および／または除去、コードサイズの縮小、および、実行速度の増大を実現すること。 - 特許庁

Packet rates of the input arc and the output arc are extracted (S3, S4), and it is determined whether the packet rate of the input arc and that of the output arc are not more than a high limit value of the pipe line transfer rate of a processor element or not (step S6).例文帳に追加

これらの入力アークおよび出力アークのパケットレートを抽出し（Ｓ３，Ｓ４）、これらの入力アークのパケットレートおよび出力アークのパケットレートが、プロセッサエレメントのパイプライン転送レートの上限値以下であるかを判断する（ステップＳ６）。 - 特許庁

The data processor is provided with a 1st pipe line processing part 11 for executing processing divided into five stages, a 2nd pipeline processing part 22 for executing processing in a state delayed by one stage from the processing part 11 and plural flip flops(FFs) for latching control signals inputted to respective stages.例文帳に追加

データ処理装置は、５つのステージに分けて処理を実行する第１のパイプライン処理部１１と、第１のパイプライン処理部１１よりも１ステージ分遅れて処理を実行する第２のパイプライン処理部２２と、各ステージに入力される制御信号をラッチする複数のフリップフロップ３とを備えている。 - 特許庁

To realize high speed processing by a computer system, that is, the improvement of effective performance by suppressing the generation of sweeping- out (forcing-out) of necessary data from a cache memory, or the generation of any conflict on the main pipe line of a processor even when a pre-fetch instruction is issued with high frequency.例文帳に追加

プリフェッチ命令を高い頻度で発行しても、必要なデータのキャッシュメモリからの掃出（追い出し）が発生したり処理装置のメインパイプラインでコンフリクトが発生したりするのを抑止できるようにして、計算機システムによる高速処理つまりは実効性能の向上を実現する。 - 特許庁