「shared memory multiprocessor」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

DISTRIBUTED SHARED MEMORY TYPE MULTIPROCESSOR SYSTEM AND LOAD DISTRIBUTION METHOD IN MULTIPROCESSOR SYSTEM例文帳に追加

分散共有メモリ型マルチプロセッサシステム及びマルチプロセッサシステムにおける負荷分散方法 - 特許庁

DISTRIBUTED SHARED MEMORY TYPE MULTIPROCESSOR SYSTEM AND PLANE DEGRADATION METHOD例文帳に追加

分散共有メモリ型マルチプロセッサシステム及びプレーンデグレード方法 - 特許庁

SHARED MEMORY MANAGEMENT DEVICE AND MULTIPROCESSOR SYSTEM EQUIPPED WITH THE SAME DEVICE例文帳に追加

共有メモリ管理装置及び該装置を備えたマルチプロセッサシステム - 特許庁

To provide a multiprocessor system equipped with a shared memory management device for efficiently using a shared memory while surely protecting data on the shared memory in a multiprocessor system.例文帳に追加

マルチプロセッサシステムにおける共有メモリ上のデータを確実に保護しながら共有メモリの効率的な利用を可能とする共有メモリ管理装置を備えたマルチプロセッサシステムを提供すること。 - 特許庁

METHOD AND DEVICE FOR SHARED MEMORY ACCESS IN MULTIPROCESSOR TYPE PROCESSOR例文帳に追加

マルチプロセッサ型処理装置における共有メモリアクセス方法およびその装置 - 特許庁

METHOD AND DEVICE FOR PREDICTING DIRECTORY BASE USED IN SHARED MEMORY MULTIPROCESSOR SYSTEM例文帳に追加

共有メモリマルチプロセッサシステムのためのディレクトリベース予測方法および装置 - 特許庁

MULTIPROCESSOR SYSTEM, SHARED MEMORY CONTROL SYSTEM, ITS METHOD, AND RECORDING MEDIUM例文帳に追加

マルチプロセッサ・システムと共有メモリ制御システム及び方法並びに記録媒体 - 特許庁

This distributed shared memory type multiprocessor system is provided with a plurality of nodes.例文帳に追加

本発明による分散共有メモリ型マルチプロセッサシステムは、複数のノードを具備する。 - 特許庁

Moreover, the multiprocessor system is equipped with one or more shared main memory and one or more shared L2 cache.例文帳に追加

また、マルチプロセッサ・システムは、少なくとも１つの共有主メモリと、少なくとも１つの共有Ｌ２キャッシュを備える。 - 特許庁

To provide a shared cache memory device for a multiprocessor which prevents the replacement of a shared cache memory and also prevents a hit ratio and throughput from falling.例文帳に追加

共有キャッシュメモリのリプレスメントの防止、ヒット率とスループットの低下を防止するマルチプロセッサ用共有キャッシュメモリ装置を提供すること。 - 特許庁

To provide a multiprocessor system in which the number of access to a shared memory in parallel processing is reduced.例文帳に追加

並列処理時の共有メモリへのアクセス数を減少させたマルチプロセッサシステムを提供する。 - 特許庁

To provide a processor capable of detecting illegal memory access of software in a multiprocessor system including a shared memory.例文帳に追加

共有メモリを有するマルチプロセッサシステムにおけるソフトウエアの不正なメモリアクセスを検出することが可能なプロセッサを提供すること。 - 特許庁

Portions of a global mark queue are assigned to processors of the heterogeneous multiprocessor system along with corresponding chunks of a shared memory.例文帳に追加

グローバルマークキューの部分は、共用メモリの対応するチャンクとともに異機種マルチプロセッサのプロセッサに割り当てられる。 - 特許庁

To provide a distributed shared memory type multiprocessor system for performing load distribution without making it necessary to reboot the system.例文帳に追加

システムのリブートを必要せずに負荷分散が行える分散共有メモリ型マルチプロセッサシステムを提供することにある。 - 特許庁

To provide a shared memory access assurance system which does not have to make subsequent instruction execution wait for the purpose of store sequence assurance in a multiprocessor system having a shared memory.例文帳に追加

共有メモリを有するマルチプロセッサシステムにおいて、ストアの順序保証のために後続の命令実行を待たせる必要のない共有メモリアクセス順序保証方式を提供する。 - 特許庁

To provide a mechanism which can be used for mounting a main memory of a distributed shared memory (DSM) multiprocessor and through which memory can be easily upgraded or replaced.例文帳に追加

本発明は、分散共用メモリ（ＤＳＭ）マルチプロセッサの主メモリを実装するのに用いることができ、メモリを容易に更新または交換できるような機構を提供する。 - 特許庁

To more flexibly operate a multiprocessor system in various memory configurations even with a cell, which does not have an address resolution mechanism, with that cell as a component in a distributed shared memory type multiprocessor system.例文帳に追加

分散共有メモリ型のマルチプロセッサシステムにおいて、アドレス解決機構を有しないセルであってもそのセルを構成要素として種々のメモリ構成により柔軟にマルチプロセッサシステムを運用する。 - 特許庁

To provide a processor in a multiprocessor system in which a local instruction memory can be shared between processors in a form of increasing the size of the local instruction memory.例文帳に追加

ローカル命令メモリのサイズを実質的に拡大する形態でローカル命令メモリを各プロセッサ間で共有できるマルチプロセッサシステムにおけるプロセッサを提供する。 - 特許庁

A multiprocessor system including three or more processors reads a previous startup core No. from a shared memory during startup (S1).例文帳に追加

３個以上のプロセッサを有するマルチプロセッサシステムであって、起動時に共有メモリから前回起動コアＮｏ．を読み込む（Ｓ１）。 - 特許庁

SCALABLE SHARED MEMORY MULTIPROCESSOR COMPUTER SYSTEM HAVING EFFICIENT BUS MECHANISM AND REPEAT CHIP STRUCTURE HAVING COHERENCE CONTROL例文帳に追加

効率的なバス機構及びコヒーレンス制御を有する繰り返しチップ構造を有するスケーラブル共用メモリ・マルチプロセッサ・コンピュータ・システム - 特許庁

In the multiprocessor system configured by the plurality of processors connected with a shared memory, each the processor recognizes its own processor ID on the basis of data stored in the shared memory at the booting.例文帳に追加

また、共有メモリを接続した複数のプロセッサで構成したマルチプロセッサシステムにおいて、各プロセッサは、ブート時に共有メモリに記憶されたデータに基づいて自己のプロセッサＩＤを認識するようにした。 - 特許庁

To provide an access monitoring method and an access monitoring device for a shared memory, the method and the device enabling access information from an arbitrary processor to a shared memory to be monitored irrespective of type of a multiprocessor system.例文帳に追加

マルチプロセッサシステムの型式に関わらず、任意のプロセッサからの共有メモリに対するアクセス情報を監視することが可能な共有メモリのアクセス監視方法及び装置を提供する。 - 特許庁

To provide a multiprocessor device causing no degradation of performance in a main processor even if using part of a main memory of the main processor as a shared memory with sub-processors.例文帳に追加

メインプロセッサの主記憶メモリの一部をサブプロセッサとの共有メモリとして使用してもメインプロセッサのパフォーマンス低下が発生しないマルチプロセッサ装置を実現する。 - 特許庁

A debugging device 100 is connected with a multiprocessor system constituted so that each processor may access a shared memory independently to load a program module to its own local memory.例文帳に追加

デバッグ装置１００は、各プロセッサが独立して共有メモリにアクセスしプログラムモジュールを自身のローカルメモリにロードして動作するように構成されたマルチプロセッサシステムに接続される。 - 特許庁

To solve the problem that overall throughput of a system is deteriorated when accesses to a shared memory conflict in a multiprocessor system configured of processors, an arithmetic means and a shared memory accessible from a LAN controller via each bus.例文帳に追加

プロセッサと演算手段およびＬＡＮコントローラから各バスを介してアクセス可能な共有メモリで構成されるマルチプロセッサシステムにおいて、共有メモリへのアクセスが競合するとシステム全体のスループットが低下する。 - 特許庁

The system is operable to store the processor tasks in a shared memory that can be accessed by a plurality of sub-processing units constituting the multiprocessor system.例文帳に追加

本システムは、マルチプロセッサシステムを構成する複数のサブ処理ユニットによってアクセス可能な共有メモリにプロセッサタスクを格納するよう動作する。 - 特許庁

To provide for atomic update primitives in an asymmetric single-chip heterogeneous multiprocessor computer system having a shared memory with DMA transfers.例文帳に追加

ＤＭＡ転送との共有メモリを有する、非対称型単一チップ異種マルチプロセッサ・コンピュータ・システムに、アトミック更新のプリミティブを提供すること。 - 特許庁

Accordingly, together with instructions specified to global memory operations, freedom of operations provided by the partial memory operation improves operation throughput for a shared multiprocessor computing environment.例文帳に追加

したがって、グローバル・メモリ動作に対して指定された指示とともに、局所メモリ動作に提供された動作の自由が、共用マルチプロセッサ・コンピューティング環境のための動作のスループットを改善する。 - 特許庁

The semiconductor memory device may include at least two shared memory areas commonly accessible by processors of the multiprocessor system through different ports and assigned with a predetermined memory capacity unit to a portion of a memory cell array.例文帳に追加

半導体メモリ装置において、少なくとも二つ以上の共有メモリ領域は、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられている。 - 特許庁

To securely perform a shift to a power saving/normal mode even when a memory to be turned off in a power saving mode is a shared memory in a multiprocessor/multicore system constituted of a main system and a subsystem.例文帳に追加

メインシステムとサブシステムとから構成されるマルチプロセッサ／マルチコアシステムにおいて、省電力モード時にオフされるメモリが共有メモリである場合にも、安全に省電力／通常モードに移行する。 - 特許庁

A high memory capacity dual in-line memory module (DIMM) for use in a directory-based, distributed shared memory multiprocessor computer system includes a data memory for storing data and a state memory for storing state or directory information corresponding to at least a portion of the data.例文帳に追加

ディレクトリに基づく分散共用メモリ・マルチプロセッサ・コンピュータ・システムにおいて使用するための大記憶容量デュアル・インライン・メモリ・モジュール（ＤＩＭＭ）は、データを記憶するためのデータ・メモリと、データの少くとも一部に対応する状態またはディレクトリ情報を記憶するための状態メモリとを含む。 - 特許庁

The multiprocessor system comprises a plurality of processors and a shared memory, a shared memory area includes a notification memory area allocated to each processor to perform message exchange between the area and the processor, and a data acquisition request is written in the notification memory area when a first processor acquires data in an allocated memory area of a second processor.例文帳に追加

複数のプロセッサと共有メモリから構成され、共有メモリ領域は各プロセッサに割り当てられて領域とプロセッサ間のメッセージ交換を行うための通知メモリ領域とを含んでおり、第１のプロセッサが第２のプロセッサの割り当てメモリ領域内のデータを取得する場合には、データ取得要求を通知メモリ領域に書き込む。 - 特許庁

The Scalable Coherent Interface [SCI92] is a standard for large multiprocessor systems and shared memory architectures where it shall replace standard busses to overcome their limitations in bandwidth and scalability. 例文帳に追加

SCI(scalable coherent interface)は,大規模多重プロセッサシステムおよび共有メモリアーキテクチャにおいて,それらの帯域幅とスケーラビリティの制限事項を克服するために標準バスを置換する標準である． - コンピューター用語辞典

In the multiprocessor system 100, a memory manager 200 makes a processor 110 execute matching processing while ensuring the matching property between a data cache 116 and a shared memory 158 of the processor 110 on condition that the address of a read request from a processor 120 is contained in the range of addresses for which the matching property of the data cache 116 and the shared memory 158 is requested.例文帳に追加

マルチプロセッサシステム１００におけるメモリマネージャ２００は、プロセッサ１２０からのリード要求のアドレスが、プロセッサ１１０のデータキャッシュ１１６と共有メモリ１５８との整合性が要求されるアドレスの範囲に含まれることを条件に、データキャッシュ１１６と共有メモリ１５８との整合性を保つ整合処理をプロセッサ１１０に実行せしめる。 - 特許庁

This method provides the allocation releasing by applying the existing technology designed to use a new multiprocessor integrated circuit having an on-chip shared memory, with the single-processor integrated circuit technology.例文帳に追加

この方法は、オンチップ共用メモリを備えた新しいマルチプロセッサ集積回路を、シングル・プロセッサ集積回路技術と共に使用するように設計された既存の技術を使用して割振り解除することができるようにする。 - 特許庁

To provide a method and a system, set to execute a software using data stored in a main memory, and for efficiently using a shared resource in a multiprocessor system including multiple processing cores.例文帳に追加

メインメモリに記憶されるデータを使用するソフトウェアを実行するように設定された、多重のプロセシングコアを含むマルチプロセッサシステムにおける共用資源の効率的使用のための方法及びシステムを提供する。 - 特許庁

This multiprocessor system 100 equipped with a memory 4 shared by a plurality of processors 10 to 13 is provided with an access authority information storage means 21 for holding information relating to the access authority of each processor for predetermined regions 40 to 43 of the memory 4 and a memory management means 20 for managing access to the memory 4 by each processor based on information relating to access authority.例文帳に追加

複数のプロセッサ１０〜１３が共有するメモリ４を備えるマルチプロセッサシステム１００は、メモリ４の所定領域４０〜４３に対する各プロセッサのアクセス権限に関する情報を保持するアクセス権限情報保持手段２１とアクセス権限に関する情報に基づいて各プロセッサによるメモリ４へのアクセスを管理するメモリ管理手段２０とを備える。 - 特許庁

To guarantee the consistency of cache data based on a directory system in simple configuration without lowering the performance of a multiprocessor system concerning the system in which plural processors and a shared memory are mutually coupled and the respective processors locally have cache memories.例文帳に追加

本発明は、複数のプロセッサと共有メモリが相互に結合され、各々のプロセッサがキャッシュメモリをローカルに持つマルチプロセッサシステムにおいて、ディレクトリ方式によるキャッシュデータの一貫性を、システムのパフォーマンスを下げることなく、簡易な構成で保証する。 - 特許庁

To provide a multiprocessor system which prevents calling losses at the time of recovery, simplifies a recovery process and increases the speed of recovery in the event of failure when a plurality of processes access a shared memory, and which provides system reliability, and flexibility derived from a buffer given a large working capacity.例文帳に追加

マルチプロセッサシステムにおいて、複数のプロセッサが共有メモリにアクセスしているときの障害発生時に、リカバリ時の呼損の防止，リカバリ処理の簡素化，復旧の高速化，システムの信頼性および大きな作業容量を割り当てられたバッファによる柔軟性を有するマルチプロセッサシステムを提供する。 - 特許庁

The multiprocessor system includes: a plurality of CPUs 11-14; the plurality of cache memories 21-24 provided correspondingly to the plurality of CPUs 11-14; a snoop control part 30 maintaining cache coherency between the plurality of cache memories; and a shared memory 50 allocated with a space 52 not taking the cache coherency between the cache memories.例文帳に追加

本発明にかかるマルチプロセッサシステムは、複数のＣＰＵ１１〜１４と、複数のＣＰＵ１１〜１４に対応して設けられた複数のキャッシュメモリ２１〜２４と、複数のキャッシュメモリ間のキャッシュコヒーレンシを保つスヌープ制御部３０と、キャッシュメモリ間のキャッシュコヒーレンシを取らない空間５２が割り当てられた共有メモリ５０と、を備える。 - 特許庁

Since the plurality of processing units configuring a multiprocessor system manage cache lines each of which is stored in the cache memory, status information 105 indicating with which processing unit the tag information composed of a partial bit field of main storage address information and the data of its cache line are shared is stored together with the cache line.例文帳に追加

マルチプロセッサシステムを構成する複数のプロセッシングユニットは、キャッシュメモリに保持されるキャッシュラインを管理するため、主記憶アドレス情報の一部のビットフィールドからなるタグ情報、そのキャッシュラインのデータがどのプロセッシングユニットと共有されているかを示す状態情報をキャッシュラインと共に保持する。 - 特許庁

The single-chip multiprocessor comprises a plurality of processing elements 16, including a CPU 20, a network interface 32 connected to the CPU, an adjustable pre-fetch instruction cache 24 directly connected to the CPU and the network interface, and a data transfer controller 30 directly connected to the CPU; and a centralized shared memory 28 connected to each processing element and shared by each processing element.例文帳に追加

ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 - 特許庁

This invention, in general, refers to a shared memory multiprocessor system of IBM ESA/390 or RS/6000 system, or the like, and in particular refers to the method and the system that share, among a plurality of CPUs, the translation lookaside buffer(TLB2) of second level to improve the performance and reduce a chip area necessary for buffering the result of virtual/absolute address translation.例文帳に追加

本発明は一般に、ＩＢＭ ＥＳＡ／３９０やＲＳ／６０００システムなどの、共用メモリ・マルチプロセッサ・システムに関し、特に、複数のＣＰＵの間で、第２レベルの変換索引バッファ（ＴＬＢ２）を共用することにより性能を向上し、仮想／絶対アドレス変換の結果をバッファリングするために必要とされるチップ面積を低減する方法及びシステムに関する。 - 特許庁

The single-chip multiprocessor includes processing elements 16 each including a CPU 20, a network interface 32 connected to the CPU, an adjustable prefetch instruction cache 24 connected directly to the CPU and network interface, and a data transfer controller 30 connected directly to the CPU and a concentrated common memory 28 which is connected to the respective processing elements and shared by the processing elements.例文帳に追加

ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 - 特許庁