「split gate」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To improve charge retention characteristics and to make a gate electrode low in resistance in a nonvolatile memory cell having a split gate structure wherein a MOS type transistor for nonvolatile storage using a charge accumulation film and a MOS transistor for selecting this are adjacent to each other.例文帳に追加

電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。 - 特許庁

To provide a method of manufacturing a reliable non-volatile semiconductor memory which has a more pointed end part of a floating gate which is beneficial for electric charge emission in a split gate-type flash memory cell and enables to increase the number of rewriting.例文帳に追加

スプリットゲート型のフラッシュメモリセルにおける電荷放出に有利なより尖鋭化したフローティングゲート端部を有し、書き換え可能回数をいっそう向上させる高信頼性の不揮発性半導体記憶装置の製造方法を提供する。 - 特許庁

It was at its height from the beginning of the Kanei era to the Kanbun era, and the performers in priestly attire showed the performances of kadotsuke (also called as kadozekkyo, which represents a performance in front of the gate of a house) or the performances with an umbrella stood on a street accompanied by sasara (a percussion instrument made of finely split bamboo and played by rubbing against a ridged rod), shoko (a small gong), and kakko (a small drum used in the Court music of Japan and hit with sticks at each end). 例文帳に追加

寛永の始めから寛文頃までがその全盛期で、僧形の芸人が門付け（門説経）や、街角に傘を立ててささら・鉦鼓・羯鼓を伴奏として興行を行った。 - Wikipedia日英京都関連文書対訳コーパス

These are Kita Nakashikiri-mon and Minami Nakashikiri-mon Gates, which split Ninomaru into east and west sections, Naruko-mon and Momoyama-mon Gates, which are the entrances to the passageway between Ninomaru and Honmaru, and Yagura-mon Gate, which is the entrance across the inner moat to Honmaru from that passageway. 例文帳に追加

二の丸を東西に分ける北中仕切門と南中仕切門、二の丸と本丸を結ぶ通路への入り口となる鳴子門と桃山門、その通路から内堀を渡った本丸への入り口となる櫓門である。 - Wikipedia日英京都関連文書対訳コーパス

To provide a technology for reducing a semiconductor chip area, in a nonvolatile semiconductor storage device having a split gate type memory cell of a MONOS method.例文帳に追加

ＭＯＮＯＳ方式のスプリットゲート型メモリセルを有する不揮発性半導体記憶装置において、半導体チップ面積の縮小を図ることのできる技術を提供する。 - 特許庁

To provide a technique for improving reliability of a semiconductor device by suppressing disturbance occurring to a split-gate transistor constituting a nonvolatile semiconductor storage device (memory).例文帳に追加

不揮発性半導体記憶装置（メモリ）を構成するスプリットゲート型トランジスタで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。 - 特許庁

The nonvolatile memory is provided with a substrate 1, a split-gate memory cell transistor MC formed on the substrate 1, and a reference transistor RT formed on the substrate 1.例文帳に追加

本発明に係る不揮発性メモリは、基板１と、基板１上に形成されたスプリットゲート型のメモリセルトランジスタＭＣと、基板１上に形成されたリファレンストランジスタＲＴとを備える。 - 特許庁

The intermediate insulation film of the split gate type memory transistor 51 includes a silicon oxide film 25 (thermal oxide film), a silicon oxide film 37 (HTO film), a side part insulation film 29a and a silicon oxide film 31 (thermal oxide film).例文帳に追加

スプリットゲート型メモリトランジスタ５１の中間絶縁膜は、シリコン酸化膜２５（熱酸化膜）、シリコン酸化膜３７（ＨＴＯ膜）、側部絶縁膜２９ａおよびシリコン酸化膜３１（熱酸化膜）を含む。 - 特許庁

To provide a semiconductor device capable of improving respective resistance when a split gate type memory transistor, a capacity element and another capacity element are mixed on the same chip.例文帳に追加

スプリットゲート型メモリトランジスタと、容量素子と、他の容量素子と、を同一チップに混載するとき、それぞれの耐圧を向上させることができる半導体装置を提供すること。 - 特許庁

To improve electrical characteristics of a semiconductor device which employs a split-gate type memory cell structure and includes a nonvolatile memory using a nitride film as a charge accumulation layer.例文帳に追加

スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。 - 特許庁

Since both spit panels 11a, 11b are bulged in the external direction at the places of abutting at that time, both split panels 11a, 11b are not bent in the internal direction because the tendency of folding in the external direction is formed when the gate is folded.例文帳に追加

このとき、両分割パネル１１ａ，１１ｂは当接位置において外方向に膨らんでいるためゲートを折り畳む際に外方向への折れ癖がつくため両分割パネル１１ａ，１１ｂが内方向に折れ曲がることがない。 - 特許庁

To provide a nonvolatile semiconductor memory device having a split gate type nonvolatile memory cell of source-side implantation system, which can be formed in a single-layer polysilicon process.例文帳に追加

１層ポリシリコンプロセスで形成可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。 - 特許庁

To provide a manufacturing method suppressing film thinning of an STI (Shallow Trench Isolation) film by etching in a manufacturing process of a flash memory, and to provide a split gate type MONOS (Metal-Oxide-Nitride-Oxide-Silicon) type flash memory structure attaining it.例文帳に追加

フラッシュメモリの製造工程において、エッチングによるＳＴＩ膜の膜減りを抑制することができる製造方法と、それを可能にするスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリ構造を提供する。 - 特許庁

A nonvolatile memory 6 employs the nonvolatile memory of a split gate structure constituted of the memory transistor part of an ONO structure and a selection transistor part selecting this.例文帳に追加

不揮発性メモリ（６）に、ＯＮＯ構造のメモリトランジスタ部とこれを選択する選択トランジスタ部から成るスプリットゲート構造の不揮発性メモリセルを採用する。 - 特許庁

When hot-hole injection is conducted in the semiconductor nonvolatile memory device of a split gate structure, the hot-hole injection is verified using a crossing point that does not change with time.例文帳に追加

スプリットゲート構造の不揮発性半導体記憶装置において、ホットホール注入を行う場合、時間変化しない交点を用いて、ホットホール注入動作のベリファイを行う。 - 特許庁

To provide a method for achieving a fine self-matching split-gate memory cell.例文帳に追加

サイドウォール構造を利用する自己整合スプリットゲート型メモリセルと微細ＭＯＳトランジスタの混載における最適ゲート高さの差に起因する注入イオン突き抜けの課題を解決する。 - 特許庁

The element isolation region of an IGBT chip 21 is divided into 19 blocks 22, where cells are provided in array, and a split gate electrode 30a is provided to each of the blocks 22.例文帳に追加

ＩＧＢＴのチップ２１の素子形成領域は、セルが配列形成された１９個のブロック２２に分割され、各ブロック２２には分割ゲート電極３０ａが形成される。 - 特許庁

To offer a split-type, tray-less and tilted substrate transporting system which can hold and transport large size of substrates without requiring a huge holding power and which enables the reduction in size and weight of a cylinder for driving a gate valve of a vacuum treatment chamber.例文帳に追加

大きな保持力を要することなく大型の基板を保持し搬送することができ、真空処理室のゲート弁駆動用シリンダを小型軽量化することができる分割型トレイレス斜め基板搬送システムを提供する。 - 特許庁

When hot-hole injection is conducted in the nonvolatile semiconductor memory device of a split gate structure, the hot-hole injection is verified by using a crossing point that does not change with time.例文帳に追加

スプリットゲート構造の不揮発性半導体記憶装置において、ホットホール注入を行う場合、時間変化しない交点を用いて、ホットホール注入動作のベリファイを行う。 - 特許庁

To improve characteristics and reliability of a memory cell by stabilizing operation quality in data writing in the split gate type EEPROM memory cell.例文帳に追加

スプリットゲート型のＥＥＰＲＯＭ型メモリセルにおいて、データ書き込みの際の動作品質を安定させ、メモリセルの特性及び信頼性を向上させる。 - 特許庁

To provide a dummy layer of a semiconductor device for minimizing microfloating effect in a logic region when manufacturing a split-gate flash memory device, and also to provide a method for manufacturing the dummy layer of the semiconductor device.例文帳に追加

スプリットゲートフラッシュメモリ素子の製造時におけるロジック領域のマイクロローディング効果を最小にする半導体素子のダミー層及びその製造方法を提供する。 - 特許庁

This outer form 1 is formed by connecting a plurality of outer form small units 1A to 1D dividedly constituted in the heading direction in response to a shape of the bamboo split type pit gate.例文帳に追加

竹割型坑門の形態に対応して坑道方向に分割構成された複数の外型枠小ユニット１Ａ〜１Ｄを当該坑道方向に連結して外型枠１とする。 - 特許庁

When the imperfect insulation region of a gate exists, a leakage current flows through the split gate electrode 30a of the block 22, where an imperfect insulation region exists in a gate insulation evaluation test, the thin film resistor 33 is blown out, and only the defective block 22 is isolated electrically.例文帳に追加

ゲートの絶縁不良箇所が存在すると、ゲート絶縁性評価テストにおいて、その不良箇所があるブロック２２の分割ゲート電極３０ａに薄膜抵抗体３３を介してリーク電流が流れるので、そのリーク電流によって薄膜抵抗体３３が溶断し不良ブロック２２だけが電気的に切り離される。 - 特許庁

Gate wirings 5 are formed to lie astride the respective active regions 6a to 6f which are specified and are split by the regions 3, and a plurality of transistors specified by these split regions 6a to 6f are connected with each other in a parallel arrangement to form a transistor specified by the region 6.例文帳に追加

トレンチ素子分離領域３により規定される分割されたそれぞれの活性領域６ａ〜６ｆにまたがるようにゲート配線５を形成し、これらの分割された活性領域６ａ〜６ｆにより規定される複数のトランジスタを並列に接続して、活性領域６により規定されるトランジスタを形成する。 - 特許庁

To provide a method for producing sintered ore where split gate control is performed without using the temperature of a sintering raw material in a sintering pallet, unevenness in firing in the width direction of the sintering pallet is reduced, and the yield of sintered ore can be improved.例文帳に追加

焼結パレット内の焼結原料の温度そのものを用いることなく分割ゲート制御を行ない、焼結パレット幅方向における焼成ムラを小さくして、焼結鉱の歩留まりを改善できる、焼結鉱の製造方法を提供すること。 - 特許庁

To surely form the memory cell of a split gate type nonvolatile semiconductor memory device and to prevent the operation characteristics of an MOS transistor from being affected by the memory cell when forming the memory cell on the same semiconductor wafer as the MOS transistor.例文帳に追加

スプリットゲート型の不揮発性半導体記憶装置のメモリセルを確実に形成できると共に、該メモリセルをＭＯＳトランジスタと同一の半導体基板上に形成する際に、本発明のメモリセルがＭＯＳトランジスタの動作特性に影響を与えないようにする。 - 特許庁

The split mold 10 has a small recess 2 having a gate opening 20 facing a molding cavity 12, a large recess 3 which has an entrance opening 32 and communicates with the small recess 2, and a seating surface 4 formed in the centrifugal direction to the shaft core P1 of the large recess 3.例文帳に追加

分割型１０は、成形キャビティ１２に対面するゲート開口２０をもつ小凹部２と、進入開口３２をもち且つ小凹部２に連通する大凹部３と、大凹部３の軸芯Ｐ１に対して遠心方向に沿って延設された着座面４と有する。 - 特許庁

To surely form the memory cell of a split-gate nonvolatile semiconductor memory device, and to prevent the operation characteristics of an MOS transistor from being affected by the memory cell when forming the memory cell on the same semiconductor wafer as the MOS transistor.例文帳に追加

スプリットゲート型の不揮発性半導体記憶装置のメモリセルを確実に形成できると共に、該メモリセルをＭＯＳトランジスタと同一の半導体基板上に形成する際に、本発明のメモリセルがＭＯＳトランジスタの動作特性に影響を与えないようにする。 - 特許庁

An improved split gate type non-volatile memory cell having in a substrate a second conductivity first region, a second conductivity second region, and a channel region between the first region and the second region is formed in a substantially single crystal substrate of the first conductivity type.例文帳に追加

基板内の第２の電導型の第１の領域と、第２の電導型の第２の領域と、第１の領域と第２の領域との間のチャネル領域とを有する、改善されたスプリット・ゲート型不揮発性メモリ・セルが、第１の導電型の実質的に単結晶の基板内に作製される。 - 特許庁

Thus, an induced voltage generated by an inductance part of an emitter wiring is split through a gate resistor Rg to regulate a switching speed at the insulated gate bipolar transistor on time.例文帳に追加

ＩＧＢＴの主エミッタ端子とゲート端子間に、分流動作電圧を設定するツェナーダイオードＺＤと、逆流阻止用ダイオードＤとの直列回路構成のゲート電流分流回路を設け、ＩＧＢＴのオン時に、エミッタ配線のインダクタンス分で発生する誘起電圧でゲート抵抗Ｒｇを通したゲート電流を分流させてＩＧＢＴのオン時のスイッチングスピードを調整する。 - 特許庁

The region 4000 comprises a nonvolatile memory transistor 400 of a split gate structure, the region 1000 comprises a first voltage transistor 100 which is operated at a first voltage level, the region 2000 comprises a second voltage transistor 200 which is operated at a second voltage level, and the region 3000 comprises a third voltage transistor 300 which is operated at a third voltage level.例文帳に追加

メモリ領域4000は、スプリットゲート構造の不揮発性メモリトランジスタ400を含み、第１のトランジスタ領域1000は、第１の電圧レベルで動作される第１の電圧型トランジスタ100を含み、第２のトランジスタ領域2000は、第２の電圧レベルで動作される第２の電圧型トランジスタ200を含み、第３のトランジスタ領域3000は、第３の電圧レベルで動作される第３の電圧型トランジスタ300を含む。 - 特許庁

A semiconductor device is equipped with a P-type silicon substrate 10 possessed of a memory region 4000, an N-type first well 11 located in the memory region 4000, and a P-type second well 12 located in the first well 11, where the source 16 and drain 14 of a nonvolatile memory transistor possessed of a split gate structure are located in the second well 12.例文帳に追加

半導体装置は、メモリ領域４０００を有するＰ型のシリコン基板１０と、メモリ領域４０００中に位置するＮ型の第１ウェル１１と、第１ウェル１１中に位置するＰ型の第２ウェル１２と、を備え、スプリットゲート構造を有する不揮発性メモリトランジスタのソース１６およびドレイン１４は、第２ウェル１２中に位置している。 - 特許庁

The split-gate type flash memory element is provided with a silicon epitaxial layer which is formed in an active region of a bulk silicon substrate, and an insulating film for preventing distrubances which is formed on the bulk silicon substrate between the source and the drain of the element, wherein the insulating film for distrubance prevention is formed, using an STI formation process.例文帳に追加

バルクシリコン基板の活性領域に形成されているシリコンエピタキシャル層と、素子のソース及びドレイン間のバルクシリコン基板に形成されているディスターバンス防止用絶縁膜とを備えるスプリットゲート型フラッシュメモリ素子であり、該スプリットゲート型フラッシュメモリ素子では、ディスターバンス防止用絶縁膜は、ＳＴＩ形成工程を利用して形成される。 - 特許庁