「two phase clock」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

In the EMI suppression circuit, two-phase clock signals ϕ1, ϕ2 whose phases are mutually inverted are outputted from a clock generator 18.例文帳に追加

クロック発生器１８から互いに位相が反転した２相クロック信号Φ１、Φ２を出力する。 - 特許庁

With two times of scans being formed as a single set, in a first scan, the shift registers 12A and 12B are operated with the P-phase clock and N-phase clock, respectively, while in the second scan, the shift registers 12A and 12B are operated with the N-phase clock and P-phase clock, respectively.例文帳に追加

２回のスキャンを１セットとし、１回目のスキャンではシフトレジスタ１２Ａ、１２ＢはそれぞれＰ相クロック、Ｎ相クロックで動作し、２回目のスキャンではシフトレジスタ１２Ａ、１２ＢはそれぞれＮ相クロック、Ｐ相クロックで動作する。 - 特許庁

SHIFT RESISTOR NOT USING TIMING-COMPETING BOUNDARY SCAN REGISTER BY MEANS OF TWO-PHASE CLOCK CONTROL例文帳に追加

２相クロック制御によるタイミング競合バウンダリスキャンレジスタを用いないシフトレジスタ - 特許庁

Consequently, when a phase shift is smaller than a clock period, two-system image data can be phase-adjusted so as to be the same phase.例文帳に追加

これにより、位相のずれがクロック周期よりも小さければ、２系統の画像データは同位相になるように位相調整ができる。 - 特許庁

A clock generation circuit 10 generates two clocks with a uniform phase, or a CPU clock CLK_CPU and a bus clock CLK_BUS.例文帳に追加

クロック生成回路１０は、互いに位相の揃った２つのクロック、即ちＣＰＵクロックＣＬＫ_ＣＰＵ並びにバスクロックＣＬＫ_ＢＵＳを生成する。 - 特許庁

A phase comparator means 13 compares phases of the two clock signals C1, C2.例文帳に追加

その後、２つのクロック信号Ｃ１、Ｃ２の位相を位相比較手段１３によって比較する。 - 特許庁

In the phase adjustment of the dot clock, two image data are first acquired by using the two dot clocks having different phases.例文帳に追加

ドットクロックの位相調整では、まず、位相が異なる２つのドットクロックを用いて２つの画像データを取得する。 - 特許庁

A process of adjusting a phase of the dot clock first obtains two image data by two dot clocks having different phases.例文帳に追加

ドットクロックの位相調整では、まず、位相が異なる２つのドットクロックを用いて２つの画像データを取得する。 - 特許庁

In adjusting a phase of a dot clock, first, two image data are acquired by using two dot clocks having different phases.例文帳に追加

ドットクロックの位相調整では、まず、位相が異なる２つのドットクロックを用いて２つの画像データを取得する。 - 特許庁

To prevent elements such as a two-dimensional LPF circuit from being excessively loaded, by performing flare correction with a clock frequency of a two-phase signal when inputting the two-phase signal.例文帳に追加

２相信号を入力とする場合、２相信号のクロック周波数のままでフレア補正を行い、２次元ＬＰＦ回路などの素子に過大な負荷をかけない。 - 特許庁

To provide a clock synchronizing apparatus, capable of preventing the generation of a phase deviation between two output clocks by fixing phase relation between the two output clocks.例文帳に追加

二つの出力クロック間の位相関係を一定とし、二つの出力クロック間の位相ズレの発生を防ぐことが可能なクロック同期装置を提供する。 - 特許庁

A phase difference is calculated by subjecting two input signals R and M to clock division at an R-signal clock division circuit 101 and an M signal clock division circuit 102 and performing an exclusive OR of the two clock-divided signals with a phase difference output circuit 103.例文帳に追加

二つの入力信号Ｒ，ＭをＲ信号分周回路１０１及びＭ信号分周回路１０２で分周し、位相差出力回路１０３で二つの分周信号の排他的論理和をとることにより分周信号の位相差を算出する。 - 特許庁

To provide a method for generating a clock signal by a controllable phase offset with improved phase error of a multiphase clock signal generated in two connected LCVCOs.例文帳に追加

２つの結合されたＬＣＶＣＯにおいて生じる多相クロック信号の位相誤差を改善し、制御可能な位相オフセットでクロック信号を生成する方法を提供する。 - 特許庁

The write clock phase comparison circuit 5 compares a phase of the servo pulse signal with a phase of a write clock to be generated by a write VCO 6, and applies a difference between the two phases to the write VCO 6 as a control voltage CV.例文帳に追加

ライトクロック位相比較回路５は、サーボパルス信号の位相とライトＶＣＯ６で生成されたライトクロックの位相とを比較し、位相の差分を制御電圧ＣＶとしてライトＶＣＯ６へ印加する。 - 特許庁

A frequency divider 21 divides the clock generated by the clock generation part 12 into two so as to output a set of clocks respectively having a mutually reverse phase.例文帳に追加

分周器２１は、クロック生成部１２が生成するクロックを２分周し、互いに位相の反転する１組のクロックを出力する。 - 特許庁

Phase interpolation circuits 13-1, 13-2 subject two reference clocks having phases different in phase by 90° from each other that are inputted through the phase selecting circuit 12 to interpolation to generate an output clock having an intermediate phase.例文帳に追加

位相補間回路13-1、13-2は、位相選択回路12を通じて入力される互いに90°位相の相違する2つのリファレンスクロックを補間して中間の位相の出力クロックを生成する。 - 特許庁

To obtain a two-phase or polyphase clock which is more than two- phase type, which has a constant phase difference, a stable frequency and little phase noise, without performing frequency dividing of the source oscillation of a high frequency and without using many phase shifters in an oscillation circuit.例文帳に追加

発振回路において、高周波の源発振を分周したり、多数の移相器を用いたりすることなく、一定の位相差を有し、かつ周波数の安定した位相雑音の少ない二相またはそれ以上の多相クロックを得ること。 - 特許庁

The clock voltage doubler uses two signals: a level shift clock signal in phase to a boosted clock and a level shift clock signal with an opposite phase thereto to produce a well bias voltage in a full wave rectification form, and supplies the produced voltage to a well of a transistor for driving the boosted clock signal.例文帳に追加

昇圧クロックに対して同相のレベル・シフト・クロック信号と、これと反転位相のレベル・シフト・クロック信号の２つを使用して、ウェル・バイアス電圧を全波整流の形で生成し、生成した電圧を、昇圧クロック信号を駆動するトランジスタのウェルに供給する。 - 特許庁

A main phase selection circuit 18 selects two clocks KA, KB among the polyphase clock signals K0-K7 in response to a phase selection signal S1, a sub-phase selection circuit 20 selects either of the clock signals KA, KB in response to a phase selection signal S2 and gives the selected signal to the phase comparator circuit 10 as the comparator clock signal Kv.例文帳に追加

主位相選択回路１８は、位相選択信号Ｓ１に応じて多相クロック信号Ｋ０〜Ｋ７から２つのクロックＫＡ，ＫＢを選択し、副位相選択回路２０は位相選択信号Ｓ２に応じてクロック信号ＫＡ，ＫＢの一方を選択し、比較クロック信号Ｋｖとして位相比較回路１０に供給する。 - 特許庁

Modulators 1 and 2 modulate input signals branched into two by using two clock signals in which one signal is phase-controlled.例文帳に追加

変調器１、２は、２分岐された入力信号を一方が位相制御された２つのクロック信号を用いてそれぞれ変調する。 - 特許庁

The circuitry selects two phase-adjacent ones of the candidate clock signals that are currently the two best candidates for final selection.例文帳に追加

回路は、候補クロック信号の中から、最終選択を行うために、互いに位相が隣接した２個の候補クロック信号を選択する。 - 特許庁

The circuit 17 corrects the phase of clock pulses to be outputted from a timing controller 16, according to the phase difference between the two signals.例文帳に追加

位相補正回路１７では、前記２つの信号の位相差に応じて、タイミングコントローラ１６から出力されるクロックパルスの位相を補正する。 - 特許庁

To provide a CDR circuit, capable of synchronizing the data signal and the clock signal with each other without requiring a two-phase internal clock, even when there is difference between the data signal and clock in frequency.例文帳に追加

データ信号とクロックとの周波数に差がある場合でも、２相の内部クロックを必要とせずに、データ信号とクロックとの同期が可能なＣＤＲ回路を提供すること。 - 特許庁

To reuse the electrical charge between load capacities, and to facilitate speeding-up of an output clock when the load capacities are driven by a two-phase clock.例文帳に追加

２相クロックによる負荷容量の駆動において、負荷容量間の電荷の再利用を行うと共に、出力クロックの高速化を容易にする。 - 特許庁

Two continuous image data DATAo applied synchronously with a clock signal CLKo to be phase-adjusted are held for a two-clock period by respective FFs 34, 35.例文帳に追加

位相調整の対象となるクロック信号ＣＬＫｏに同期して与えられる連続する２つの画像データＤＡＴＡｏは、それぞれＦＦ３４，３５によって２クロック周期の間保持される。 - 特許庁

When the phase of a reference clock signal matches the phase of a feedback clock signal, an UP signal and a DOWN signal having a short on time are fed to two MOS transistors of a charge pump circuit at the falling timing of the reference clock signal and the feedback clock signal.例文帳に追加

基準クロック信号と帰還クロック信号の位相が一致したとき、基準クロック信号と帰還クロック信号の立ち下がりのタイミングで、オン時間の短いＵＰ信号とＤＯＷＮ信号をチャージポンプ回路の２個のＭＯＳトランジスタに供給する。 - 特許庁

A phase of a reference clock is shifted by 1/n width of a pulse width, n pieces of phase shift pulse are output, two phase shift pulses among each phase shift pulse are input, and a micro-width pulse is generated from a phase difference of both pulses.例文帳に追加

基準クロックの位相をそのパルス幅の１／ｎ幅ずつシフトして、ｎ個の位相シフトパルスを出力し、各位相シフトパルスのうちの２つの位相シフトパルスを入力して、両者の位相差から微小幅パルスを生成する。 - 特許庁

To obtain a clock generating circuit which automatically makes phase adjustments with simple constitution so that two different generated clocks have optimum phase relation.例文帳に追加

生成した２つの異なるクロックに対して簡単な構成で最適な位相関係を有するように自動的に位相調整を行うクロック生成回路を得る。 - 特許庁

A system and a method for closed loop clock correction includes steps of: adjusting two or more input signals having at least one in-phase clock and one quadrature clock; and applying adjusted quadrature clock signals to a device capable of generating a 4-quadrant interpolated output clock phase.例文帳に追加

閉ループ・クロック訂正システムおよび方法は、少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。 - 特許庁

A relative phase of two rotors is then clock-controlled, and a second total vibration of the engine is then measured during operation.例文帳に追加

次いで、２つのロータの相対位相をクロック制御し、次に、運転中にエンジンの第２の全振動が測定される。 - 特許庁

A phase/frequency comparison circuit includes two modules consisting of a PFD main section and a reference clock stop detection section 202B.例文帳に追加

位相周波数比較回路をＰＦＤ主要部と基準クロック停止検出部２０２Ｂの二つのモジュールから構成する。 - 特許庁

To prevent any possibility that a racing period is generated in a circuit in which the spacing period of two-phase clock signals is necessary.例文帳に追加

二相クロック信号のスペーシング期間を必要とする回路部分でレーシング期間が発生するおそれを防止する。 - 特許庁

To provide a boosting circuit high in boosting efficiency, in which a row of two or more boosting cells (M≥4) are unitized using a boosting circuit operating in two-phase clock as a base.例文帳に追加

２相クロックで動作する昇圧回路をベースにし、複数（Ｍ≧４）の昇圧セル列をユニットとした昇圧効率の高い昇圧回路を提供する。 - 特許庁

To provide a phase interpolation device which operates normally even when one of two input clock signals having the same frequency and different phases changes in phase halfway or even when the two input clock signals have full amplitudes between a power supply voltage and a ground voltage during generation of a phase interpolation signal having a phase adjusted within a range between the different phases from the two input clock signals.例文帳に追加

同じ周波数と異なる位相を有する２つの入力クロック信号から、これら異なる位相の間の範囲で調節した位相を有する位相補間信号を生成するにあたって、一方の入力クロック信号の位相が途中で切り替わった場合でも、２つの入力クロック信号が電源電圧およびグランド電圧の間でフルに振幅する場合でも、正常に動作する位相補間装置を提供する。 - 特許庁

A pair of two clock signals of desired adjacent phases is selected and outputted from a main phase selection circuit 5, with the first control signal from the group of the clock signal.例文帳に追加

主位相選択回路５から、クロック信号群から第１の制御信号によって所望する隣接位相の２つのクロック信号対を選択し出力する。 - 特許庁

The system is equipped with a means to divide two or more circuit blocks of the DAS into two groups and synchronize clock signals with mutual opposite phase between two groups to actuate each of the above circuit blocks.例文帳に追加

ＤＡＳの複数の回路ブロックを２つにグループ化して、両グループ間で互いに逆位相となるクロック信号に同期して前記回路ブロックそれぞれを動作させる手段を備える。 - 特許庁

In the process, a clock counter 102 counts the number of VCO output clocks in a single cycle of a reference clock 10, to estimate the phase difference at a lock point with respect to a reference clock and a frequency-divided clock of a VCO output clock 27 with the counted values at two predetermined points of time.例文帳に追加

その過程でクロック計数カウンタ１０２が基準クロック１０の一周期におけるＶＣＯ出力クロックの数をカウントし、所定の２時点でのカウント値により基準クロックとＶＣＯ出力クロック２７に対する分周クロックとのロックポイントにおける位相差を推定する。 - 特許庁

It is discriminated whether a phase of a data strobe signal leads to a phase of a clock signal or lags by a detecting means, when a phase of the data strobe signal leads more than a phase of the clock signal, the data strobe signal is lagged by one hour, when a phase of the data strobe signal lags more than a phase of the clock signal, the data strobe signal is lagged by two hour.例文帳に追加

検出手段によってデータストローブ信号の位相がクロック信号の位相に進んでいるのか、或いは遅れているのかを検出し、遅延手段によって、前記データストローブ信号の位相が前記クロック信号の位相より進んでいる場合には前記データストローブ信号を第１時間だけ遅延させ、前記データストローブ信号の位相が前記クロック信号の位相より遅れている場合には第２時間だけ遅延させる。 - 特許庁

The clock CK0 imparted to the counter 26 and a clock CK1 imparted to the counter 27 are adjusted respectively to have two-phase property without generating an overlapped period by a two-phase imparting circuit 25, and an increment circuit 47 is used in common by multiplexing the counters 26, 27 by time-sharing operation.例文帳に追加

カウンタ２６に与えるクロックＣＫ０とカウンタ２７に与えるクロックＣＫ１を、二相化回路２５により重複期間がないように二相化し、カウンタ２６と２７を時分割動作により多重化することによりインクリメント回路４７を共用化する。 - 特許庁

To realize a low jitter operation in a PLL or a DLL circuit by properly detecting the synchronization of two signals, a reference clock signal and a clock signal to be compared therewith, with a phase differential signal being continuously output by a phase comparator which compares the phases of these two signals.例文帳に追加

基準クロック信号と比較対象となるクロック信号の両者の位相を比較する位相比較器から位相差信号が出力され続けるＰＬＬ回路又はＤＬＬ回路にあって、両信号の同期を適切に検出して低ジッタ動作を実現する。 - 特許庁

A phase detection circuit includes a latch circuit that selects a preparation operation state before phase comparison or a circuit operation state after the phase comparison, to hold one of outputs used for generation of two pulse signals on an advance phase side and a delay phase side, based on an OR signal and an AND signal of two clock signals to be subjected to phase comparison.例文帳に追加

位相検出回路は、位相比較を行う２つのクロック信号の論理和信号と論理積信号とに基づき、進相側と遅相側の２つのパルス信号の生成に用いる一方の出力を、前記位相比較を行う準備動作状態と、前記位相比較を行った回路動作状態とに切り替えて保持するラッチ回路を備えている。 - 特許庁

This semiconductor integrated circuit device is composed of an independent two phase type scan flip-flop 11 and a clock supply circuit 12, generating two pulse signals ASCLK, BSCLK from a scan-clock SCLK.例文帳に追加

この半導体集積回路装置は、独立２相型スキャンフリップフロップ１１と、スキャンクロックＳＣＬＫから２つのパルス信号ＡＳＣＬＫ，ＢＳＣＬＫを生成するクロック供給回路１２から構成されている。 - 特許庁

To provide a phase detection circuit which reduces the lag of two pulse signals generated based on a phase comparison of two clock signals as much as possible, and is reliably reset, and a PLL circuit having the phase detection circuit.例文帳に追加

２つのクロック信号の位相比較に基づき生成する２つのパルス信号の遅延時間を極力短くすることができ、かつ確実にリセットできる位相検出回路および該位相検出回路を備えたＰＬＬ回路を提供すること。 - 特許庁

Then, a certain operation for the two image data is carried out to calculate a phase-related index representing phase relation to a video signal and a delay that gives a desirable phase to the dot clock is determined based on the phase-related indexes.例文帳に追加

そして、２つの画像データに基づいた演算によって、映像信号との位相関係を示す位相関係指標をそれぞれ求め、これらの位相関係指標に基づいてドットクロックに望ましい位相を与える遅延量を決定する。 - 特許庁

One of reference clock signals 221-228 of 1st to 8th phase outputted from a clock generating circuit 202 is divided into two by a first frequency divider circuit 211, and the output and the reference clock signals 221-228 are selected by a first clock selection circuit 212.例文帳に追加

クロック発生回路２０２から出力される第１〜第８相の基準クロック信号２２１〜２２８のうちの１つは第１の分周回路２１１で２分周され、その出力と基準クロック信号２２１〜２２８が第１のクロック選択回路２１２で選択される。 - 特許庁