A bit line 12 which is an etching mask is formed of high melting point metal silicide.例文帳に追加

エッチングマスクとなるビット線１２を高融点金属シリサイドで形成した。 - 特許庁

Finally, the mask material is removed to form a bit line being connected with the upper electrode.例文帳に追加

最後にマスク材を除去し、上部電極に接続されるビット線を形成する。 - 特許庁

The bit-line contact mask 40 is etched, and a silicon layer 45 is made to stick on a substrate 5.例文帳に追加

ビット線コンタクト・マスク４０がエッチングされ、シリコン層４５が基板５上に付着される。 - 特許庁

An etch mask is formed on an interlayer insulation layer to define bit line trenches.例文帳に追加

エッチマスクは、ビット線トレンチを規定するために、層間絶縁層上に形成される。 - 特許庁

To form bit lines wherein the composition and formation conditions of a bit line hard mask pattern and a bit line nitride film spacer are varied and bit lines are formed, to improve a process margin of an SAC process and decrease an SAC process failure.例文帳に追加

ＳＡＣ工程のマージンを高め、ＳＡＣ工程失敗を低減させるため、ビットラインハードマスクパターン及びビットライン窒化膜スペーサの成分及び形成条件を変化させてビットラインを形成する。 - 特許庁

An oxide layer 35 is adhered to the gate conductor line, and a bit-line contact mask 40 is formed on a part of the oxide layer 35.例文帳に追加

酸化物層３５がゲート導体線の上に付着され、ビット線コンタクト・マスク４０が、酸化物層３５の一部の上に形成される。 - 特許庁

METHOD OF FORMING BIT LINE CONTACT ON VERTICAL TRANSISTOR OF DRAM DEVICE USING LINE FORMING MASTER MASK例文帳に追加

ＤＲＡＭデバイスの縦型トランジスタに線成形マスタ・マスクを使用してビットライン・コンタクトを形成する方法 - 特許庁

Then, the bit line work mask 22 is removed, a word line 7 composed of a gate electrode is formed on the charge trap layer 3 and the bit line insulating film 10, and the memory cell is established.例文帳に追加

その後、ビット線加工マスク２２を除去して、電荷トラップ層３及びビット線絶縁膜１０上に、ゲート電極からなるワード線７を形成して、メモリセルを完成する。 - 特許庁

In particular, the formed bit line trenches have a uniform width and uniform spacing to adjacent bit lines because connection holes are formed only directly beneath the etch mask that defines the bit lines.例文帳に追加

特に、接続孔は、ビット線を規定するエッチマスク直下にのみ形成されるので、形成されるビット線トレンチは、均一な幅になり、かつ隣接するビット線と均一な間隙になる。 - 特許庁

To provides an inhibition to a short circuit between a bit line and a capacitance contact without employing an SAC (self alignment contact) process of forming a hard mask film on an upper surface of the bit line and providing a side surface of the bit line with a sidewall formed by etching back a nitride film.例文帳に追加

ビット線の上面にハードマスク膜を形成し、ビット線の側壁に窒化膜をエッチバックして形成したサイドウォールを設けるＳＡＣ（セルフアラインコンタクト）プロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止する。 - 特許庁

To prevent short-circuiting between a bit line and a capacitor contact without using a self-align contact (SAC) process for forming a hard mask film on the upper surface of the bit line and providing a sidewall by etching back a nitride film on the sidewall of the bit line.例文帳に追加

ビット線の上面にハードマスク膜を形成し、ビット線の側壁に窒化膜をエッチバックして形成したサイドウォールを設けるＳＡＣ（セルフアラインコンタクト）プロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止する。 - 特許庁

To provide a method of manufacturing a flash memory device which can prevent oxidation on a tungsten hard mask film and reduce a bit line capacitance to improve bit line speed.例文帳に追加

タングステンハードマスク膜の酸化を防止することができるとともに、ビットラインキャパシタンスを減らしてビットラインスピードを向上させることができる、フラッシュメモリ素子の製造方法の提供。 - 特許庁

Since no change occurs in the potential of a bit line adjacent to the selected bit line, a coupling phenomenon is suppressed to prevent the erroneous operation of the mask ROM.例文帳に追加

選択されたビット線に隣接するビット線に電位の変化は生じないためカップリング現象が抑止され、マスクＲＯＭの誤動作を防止できる。 - 特許庁

A semiconductor memory device includes a bit line potential fixing circuit BFC provided to fix the potential of a bit line at a high level (power supply voltage Vdd) beforehand when a data reading operation is carried out from a mask ROM.例文帳に追加

マスクＲＯＭにおけるデータの読み出し動作を行う際に、ビット線の電位を予めハイレベル（電源電位Ｖｄｄ）に固定するビット線電位固定回路ＢＦＣを設けた。 - 特許庁

A charge trap layer 3 is formed on a substrate 1, and then, a bit line work mask 22 is formed where a region is opened with an embedded bit line formed therein.例文帳に追加

基板１上に電荷トラップ層３を形成した後、埋め込みビット線が形成される領域が開口されたビット線加工マスク２２を形成する。 - 特許庁

SAC etching is performed to a bit line 3 without changing the mask so as to form a contact hole to the conductive plug 2.例文帳に追加

マスクを変えることなくビット線３に対してＳＡＣエッチングを行って導電性プラグ２へのコンタクトホールを形成する。 - 特許庁

A bit line 12 being an etching mask is formed of high melting point metal silicide being the first wiring layer.例文帳に追加

エッチングマスクとなるビット線１２を第１層目の配線層である高融点金属シリサイドで形成した。 - 特許庁

In the contact program type mask ROM where the drain contact of a part of cell transistors in a memory cell array is connected to a bit line 1 through a repeating pattern 3 and a via plug 2, adjacent via plugs are connected to a bit-line direction wiring layer 3a in common when a plurality of via plus connected to the same bit line are continuously adjacent in the bit line direction.例文帳に追加

メモリセルアレイにおける一部のセルトランジスタのドレインコンタクトが中継用パターン部３とビアプラグ２を経てビット線１に接続されるコンタクトプログラム方式のマスクROM において、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、隣り合うビアプラグがビット線方向の配線層３ａにより共通に接続されている。 - 特許庁

A series of processes is performed by using the bit line work mask 22, i.e., the removal of the charge trap layer 3 exposed in the opening, the formation of a bit line insulating film 10 on a substrate surface with the charge trap layer 3 removed therefrom, and the formation of the embedded bit line 5 by ion implantation to the substrate 1 via the bit line insulating film 10.例文帳に追加

このビット線加工マスク２２を用いて、開口部に露出した電荷トラップ層３の除去、電荷トラップ層３が除去された基板表面へのビット線絶縁膜１０の形成、及びビット線絶縁膜１０を介しての基板１中へのイオン注入による埋め込みビット線５の形成の一連の工程を行う。 - 特許庁

This new column switch has a function for separating the data-line-pair 15 selected in write-mask-operation from the corresponding bit-line-pair 12.例文帳に追加

この新規なカラム・スイッチは、ライト・マスク・オペレーションにおいて選択されたデータ・ライン・ペア１５と対応するビット・ライン・ペア１２を分離する機能を有する。 - 特許庁

In a contact mask switching system mask ROM, a storage state is switched by determining whether a contact hole and an electrode that is to be buried into the contact hole are formed in a memory transistor MTij and a bit line fixing circuit, which fixes the potential of a bit line that is not selected, is provided.例文帳に追加

本発明は、コンタクトホール及びこのコンタクトホールに埋め込まれる電極がメモリトランジスタＭＴｉｊに形成されるか否かにより、その記憶状態を切り換えるコンタククトマスク切り換え方式のマスクＲＯＭにおいて、選択されていないビット線の電位を固定するビット線固定回路を設けたことを特徴とするものである。 - 特許庁

As a mask for forming the lamination gate of a memory cell array is used to perform an SAS etching process, another mask for the SAS etching process is unwanted and a process margin in a bit line contact region can be ensured.例文帳に追加

メモリセルアレーの積層ゲートを形成するためのマスクを用いてＳＡＳエッチング工程を行うので、別途のＳＡＳエッチング工程用のマスクを必要とせず、ビットラインコンタクト領域における工程マージンを確保することができる。 - 特許庁

To provide a manufacturing method of a semiconductor device which is conformable to prevent a bit line hard mask from damaging in the case of storage node contact etching.例文帳に追加

ストレージノードコンタクトエッチングの際、ビットラインハードマスクが損傷することを防止するのに適合した半導体素子の製造方法を提供する。 - 特許庁

To provide a semiconductor storage device enabling reduction of through-current and high-speed access by changing over a pre-charge path to a sense node and a bit line according to the polarity of read-out data in mask ROM.例文帳に追加

マスクＲＯＭにおいて、読み出しデータの極性に応じてセンスノードおよび、ビット線へのプリチャージ経路を切り替えることで、貫通電流を削減するとともに高速アクセスを可能にする半導体記憶装置を提供する。 - 特許庁

In a local interconnection type element having open bit line cell arrangement where a pattern interval of 1F is formed by an element having minimum line width of 1F, a hard mask is formed on each conductive layer and an insulation spacer is formed on the sidewall thereof.例文帳に追加

１Ｆの最小線幅を有する素子でパターン間隔を１Ｆに形成したオープンビットラインセル配列されたローカルインターコネクション方式の素子において、それぞれの導電層上にハードマスクを形成しその側壁に絶縁スペーサを形成する。 - 特許庁

In a method of forming storage electrodes of a semiconductor device and also a method of forming a semiconductor, the composition and vapor-deposition conditions of each of a bit line hard mask nitride film and a bit line nitride film spacer are varied so that the two nitride films are formed to have different compositions and also to have different etching ratios.例文帳に追加

本発明は半導体素子の格納電極形成方法に関し、ビットラインハードマスク窒化膜と窒化膜スペーサそれぞれの成分と蒸着条件を変化させることにより、前記２つの窒化膜の組成が異なるよう形成され互いに異なる食刻比率を有するようにする半導体素子の形成方法に関するものである。 - 特許庁

To solve the problem, wherein conventional methods of manufacturing a semiconductor element invite high manufacturing cost related to a mask or reticles and failures in adjustment between photolithographic processes of a capacitor, an active region, a transistor and a bit line contact.例文帳に追加

従来の半導体素子の形成方法では、マスクまたはレチクルに関連する高製造コストを招き、コンデンサ、活動領域、トランジスタおよびビット線コンタクトのフォトリソグラフィープロセスの間で調整不良が生じる。 - 特許庁

To reduce chip cost by reducing the off leak current of a memory cell connected with a bit line even in a large scale memory core and increasing the number of memory cells connected with one word line thereby reducing the total area of the memory core, and to facilitate patterning when the mask of a memory cell array is formed.例文帳に追加

規模の大きいメモリコアにおいてもビット線に接続されるメモリセルのオフリーク電流を低減し、１本のワード線あたりに接続されるメモリセル数を増やしてメモリコア全体での面積削減によるチップコストの削減を実現し、またメモリセルアレイ部のマスク作成時のパターニングを容易にする。 - 特許庁

In a semiconductor substrate having a limited active region where a first portion for forming a gate electrode and a second portion for forming a bit line contact and a third portion for forming a storage node contact of a capacitor are included, a mask pattern which covers a top surface of the semiconductor substrate so that only the first and the second portions are exposed is used.例文帳に追加

ゲート電極を形成するための第１部分と、ビットラインコンタクトを形成するための第２部分と、キャパシタのストレージノードコンタクトを形成するための第３部分とを含む活性領域が限定された半導体基板において、前記第１及び第２部分のみを露出させるように前記半導体基板の上面を覆うマスクパターンを用いる。 - 特許庁

Consequently, even if the column switch 14 is turned on before it is sufficiently amplified by the sense amplifier 13, there in no possibility that the sense amplifier 13 is erroneously operated and data on the bit-line-pair 12 is destroyed operating speed of writing can be increased independently of existence of write-mask- operation of a DRAM.例文帳に追加

その結果、たとえビット・ライン・ペア１２がセンス・アンプ１３により十分に増幅される前にカラム・スイッチ１４がオンしたとしても、センス・アンプ１３が誤動作してビット・ライン・ペア１２上のデータを破壊する恐れはなく、ＤＲＡＭのライト・マスク動作の有無に拘わらずライト・オペレーションの高速化を図ることができる。 - 特許庁

After a bit rate B of intensity modulated light outputted from the optical transmitter being an evaluation object and a cumulative wavelength distribution D of an optical fiber being an optical transmission line on which the light is transmitted are set so as to satisfy a prescribed relation, the performance of the optical transmitter is evaluated on the basis of a position relation between an optical waveform after transmission on the optical fiber and a pulse mask M.例文帳に追加

評価対象である光送信器より出力される強度変調光のビットレートＢと、その光が伝送される光伝送路である光ファイバの累積波長分散Ｄとが、所定の関係を満たすように設定された上で、その光ファイバにより伝送された後の光波形とパルスマスクＭとの間の位置関係に基づいて、光送信器の性能が評価される。 - 特許庁