「"reference bit"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

INTEGRATED MEMORY, AND METHOD FOR GENERATING REFERENCE VOLTAGE ON REFERENCE BIT LINE OF INTEGRATED MEMORY例文帳に追加

集積メモリおよび該集積メモリの参照ビット線上に参照電圧を発生させる方法 - 特許庁

The other reference bit line/BLi is connected to the main bit line/BL0 through a balance adjusting switch element TA for electric charges balance adjustment between parasitic capacitance of each reference bit line.例文帳に追加

別の参照ビット線／ＢＬｉが、各参照ビット線の寄生容量間での電荷平衡調整のため平衡調整スイッチ素子ＴＡを介して主参照ビット線／ＢＬ０と接続されている。 - 特許庁

Reference bit lines RBL0 and RBL1 are formed along bit lines BL and reference cells RC0 and RC1 are arranged at the intersection point positions of the reference bit lines RBL0 and RBL1 and word lines WL.例文帳に追加

ビット線ＢＬに沿って、基準ビット線ＲＢＬ０、ＲＢＬ１を形成し、この基準ビット線ＲＢＬ０、ＲＢＬ１とワード線ＷＬとの交点位置に、基準セルＲＣ０、ＲＣ１を配置する。 - 特許庁

First to third bit line clamping circuits 371 to 373 are respectively coupled to the bit lines and the reference bit lines and pass prescribed currents to the reference bit lines in accordance with selected magnetic memory cell data.例文帳に追加

第１乃至第３ビットラインクランピング回路３７１〜３７３は、ビットラインと基準ビットラインに各々連結され、選択された磁気メモリセルデータに従って所定の電流をビットラインと基準ビットラインに流す。 - 特許庁

The reference cell is the same as a memory cell of the array and used for generating reference voltage for a reference bit line.例文帳に追加

基準セルはアレイのメモリセルと同一で、基準ビット線用基準電圧の生成に用いられる。 - 特許庁

A reference cell is the same as a memory cell of an array, and used for generating reference voltage for reference bit line.例文帳に追加

基準セルはアレイのメモリセルと同一で、基準ビット線用基準電圧の生成に用いられる。 - 特許庁

The gray code counter has four DFFs 11, 12, 13, 14 for holding respective bits Q3, Q2, Q1, Q0 of a gray code, a reference bit creation circuit 30 for creating a reference bit Qb, and a decode circuit for decoding Qb, Q0, Q1.例文帳に追加

グレイコードカウンタは、グレイコードの各ビットＱ３，Ｑ２，Ｑ１，Ｑ０を保持する４つのＤＦＦ１１，１２，１３，１４、参照ビットＱｂを作成するための参照ビット作成回路３０、（Ｑｂ，Ｑ０，Ｑ１）をデコードするデコード回路を備えている。 - 特許庁

Reference bit inserting devices 5-4 and 5-5 insert a plurality of known reference bits into the information bit sequence so that the reference bits may be dispersed in the information bit sequence, thereby generating data after reference bit insertion.例文帳に追加

参照ビット挿入器５−４および５−５は、参照ビットが情報ビット系列中で分散するように、既知の複数の参照ビットを情報ビット系列に挿入して参照ビット挿入後データを生成する。 - 特許庁

A main reference bit line/BL0 is connected to reference voltage VREF through a charging switch element TL.例文帳に追加

主参照ビット線／ＢＬ０が充電スイッチ素子ＴＬを介して基準電圧ＶＲＥＦにつなげられている。 - 特許庁

A bit pattern which matches with a reference bit pattern is found from the converted bit patterns, and its bit pattern index is identified.例文帳に追加

この変換されたビット・パターンから基準ビット・パターンと一致するものを見つけ、そのビット・パターン・インデックスを識別する。 - 特許庁

A reference bit line RBL is connected to the reference cell 21, and a precharge voltage is applied thereto when a reading operation is executed.例文帳に追加

リファレンスビット線ＲＢＬは、リファレンスセル２１に接続され、読み出し動作に際してプリチャージ電圧を印加される。 - 特許庁

A sense amplifier 24 amplifies the potential difference between the bit line BL and the reference bit line RB, in reading out data.例文帳に追加

センスアンプ２４は、データの読み出しに際して、ビット線ＢＬとリファレンスビット線ＲＢとの間に生じた電位差を増幅する。 - 特許庁

A reference bit line is formed in parallel to plural main bit lines, data read out to the reference bit line is not inputted to a sensing amplifier section as it is, but inputted once to a reference levei generating section, then amplified, and inputted to each sensing amplifier section.例文帳に追加

参照ビットラインを複数のメインビットラインに平行に形成させ、参照ビットラインに読み出されたデータをそのままセンシングアンプ部に入力させずに、一旦参照レベル生成部へ入力させ、そこで増幅して各センシングアンプ部に入力させるようにした。 - 特許庁

An error correction code is generated from data after reference bit insertion to which a known reference bit is inserted into an information bit sequence consisting of a plurality of information bits, and coded data are generated by adding the error correction code to the information bit sequence.例文帳に追加

複数の情報ビットからなる情報ビット系列に既知の参照ビットを挿入した参照ビット挿入後データから誤り訂正符号を生成し、前記情報ビット系列に前記誤り訂正符号を付加することによって符号化データが生成される。 - 特許庁

In such a case, each reference bit implies whether each of n weighted blocks is an A type weighted block or a B type weighted block.例文帳に追加

この際、各参照ビットは、ｎ個の加重ブロックがそれぞれＡタイプ加重ブロックであるかＢタイプ加重ブロックであるかを示す。 - 特許庁

Element coders 5-1 and 5-2 generate a parity bit sequence to be added to the information bit sequence from the data after reference bit insertion.例文帳に追加

要素符号器５−１および５−２は、情報ビット系列に付加するパリティビット系列を参照ビット挿入後データから生成する。 - 特許庁

When one reference bit line BLr is driven to a selection state in accordance with a reference string selection signal SELref which is the result of decoding a column address CA at data access, the potential of the selection reference bit line BLr is transferred to a reference data bus line BDref.例文帳に追加

データアクセス時において、コラムアドレスＣＡのデコード結果である参照列選択信号ＳＥＬｒｅｆに応じて１本の参照ビット線ＢＬｒが選択状態に駆動されると、選択参照ビット線ＢＬｒの電位が参照データバス線ＢＤｒｅｆへと伝達される。 - 特許庁

In read access, a first switch and a second switch are turned on in a pre-charge period before a memory cell is accessed so that charges of a bit line charge voltage generating circuit are distributed to a bit line and a reference bit line, to thereby charge the bit line and the reference bit line to an initial voltage.例文帳に追加

リードアクセス時、メモリセルをアクセスする前の予備充電期間に第１及び第２スイッチを導通させ、ビット線充電電圧発生回路の電荷をビット線及びリファレンスビット線に分配することによって、ビット線とリファレンスビット線とを初期電圧に充電する。 - 特許庁

And at the time of read-out of data, potential difference caused between the bit lines BL and the reference bit line BLr is read out using the sense amplifier 53.例文帳に追加

そして、データの読み出し時に、ビット線ＢＬと参照ビット線ＢＬｒとの間に生じた電位差をセンスアンプ５３を用いて読み出す。 - 特許庁

Therefore, potential variation of the bit line BL and the reference bit line BLr by an off-leak current is eliminated and erroneous read are not caused.例文帳に追加

従って、オフリーク電流によるビット線ＢＬ及び基準ビット線ＢＬｒの電位変化が排除され、読み出し誤りは発生しない。 - 特許庁

When a nonselection reference bit line BLr is selected at the next access to the data, the data can continuously be read out without waiting for the precharging of the bit line.例文帳に追加

次のデータアクセス時に非選択参照ビット線ＢＬｒが選択されると、ビット線のプリチャージ時間を待つことなく連続的にデータ読出ができる。 - 特許庁

A reference bit rate ratio R_0 is expressed as R_0=T/S, where the total bit rate S of a first stream and the total target bit rate T of a second stream.例文帳に追加

基準ビットレート比Ｒ_０は、第１ストリームの全体ビットレートＳ、第２のストリームの全体目標ビットレートＴを用いてＲ_０＝Ｔ／Ｓで表される。 - 特許庁

In the period of the data access, the reference bit line BLr of nonselection state is precharged to a ground potential in accordance with a reset signal RST of H level.例文帳に追加

上記のアクセス期間において、非選択状態の参照ビット線ＢＬｒは、Ｈレベルのリセット信号ＲＳＴに応じて接地電位にプリチャージされる。 - 特許庁

During the step in which memory cells are read and refreshed, the main reference cell and a subreference cell connected to the reference bit line and the bit lines are activated.例文帳に追加

メモリセルを読み出してリフレッシュする段階において、基準ビット線およびビット線に接続された主基準セルおよび副基準セルが活動化される。 - 特許庁

This clock converting device is provided with an optical branching part 11, a clock extraction circuit 21, a reference bit rate signal generator 90, an electric circuit part 30, and a bit rate converting part 20.例文帳に追加

クロック変換装置は、光分岐部11と、クロック抽出回路21と、基準ビットレート信号発生器90と、電気回路部30と、ビットレート変換部20とを備えている。 - 特許庁

The reference bit verification signal responses to activation of the first counting signal in a first mode, and responses to activation of the second counting signal.例文帳に追加

基準ビット確認信号は、第１モードでは第１カウンティング信号の活性に応答し、第２モードでは第２カウンティング信号の活性に応答する。 - 特許庁

The voltage of a reference bit line RBL1 is changed through an NMOS transistor connected between the reference bit line RBL1 and a reference virtual ground line RVGL2 in a second reference memory cell 30-2 and the voltage of a dummy bit line DBL is changed through a transistor in a second dummy memory cell 30-3.例文帳に追加

第２基準メモリーセル３０−２の基準ビットラインＲＢＬ１と基準仮想接地ラインＲＶＧＬ２との間に連結されているＮＭＯＳトランジスタを通じて基準ビットラインＲＢＬ１の電圧を変化させ、第２ダミーメモリーセル３０−３のトランジスターを通じてダミービットラインＤＢＬの電圧を変化させる。 - 特許庁

After the charge, a selected memory cell is connected to the bit line, the reference bit line is connected to a reference voltage generating circuit, and a voltage differential type sense amplifier amplifies difference voltage between voltage of the bit line decreased by discharge of the selected memory cell and voltage of the reference bit line generated by the reference voltage generating circuit, to thereby read out memory cell data.例文帳に追加

その後、選択されたメモリセルがビット線に導通され、リファレンスビット線が参照電圧生成回路に導通され、電圧差動型センスアンプが、メモリセルの放電により低下するビット線の電圧と参照電圧生成回路によって発生するリファレンスビット線の電圧との差電圧を増幅して、メモリセルデータを読み出す。 - 特許庁

After pre-charging, to a high voltage, the reference bit line and the normal bit line connected with anti-fuse elements to be read, this memory starts to draw charges from the reference bit line by a current a little smaller than from the normal bit line when starting to draw charges by a certain current from the normal bit line.例文帳に追加

参照ビット線と読み出し対象となるアンチヒューズ素子が接続された通常のビット線とをそれぞれ高電位にプリチャージした後、通常のビット線からはある電流量によって電荷を引き抜き始めると同時に、参照ビット線からは通常のビット線よりも若干小さい電流量で電荷を引き抜き始める。 - 特許庁

For example, one of the bit lines 13 laid in a column direction is made a reference bit line RBL in the memory cell array 10 with anti-fuse elements 11 arranged in a grid pattern.例文帳に追加

たとえば、アンチヒューズ素子１１が格子状に配置されたメモリセルアレイ１０の、列方向に敷設されたビット線１３のうちの１本を参照ビット線ＲＢＬとする。 - 特許庁

When data of a memory cell MC are read to a bit line (a selecting bit line) BL1, a reference potential is supplied to a bit line (a reference bit line) BL2 from the cell DC.例文帳に追加

メモリセルＭＣのデータがビット線（選択ビット線）ＢＬ１に読み出されるとき、ビット線（参照ビット線）ＢＬ２には、ダミーセルＤＣから参照電位が供給される。 - 特許庁

The capacitance and the resistance of the bit line BL and the capacitance and the resistance of the reference bit line RB connected to the same sense amplifier 24 are adjusted at approximately the same values.例文帳に追加

同じセンスアンプ２４に接続された、ビット線ＢＬの容量及び抵抗と、リファレンスビット線ＲＢの容量及び抵抗とは、ほぼ同じ値に調整される。 - 特許庁

The bit line potential control circuit 7 controls the reference bit line /RBL to a voltage level different from the voltage level of the bit line /BLi during the operation of reading data from the memory cell 21.例文帳に追加

ビット線電位制御回路７は、メモリセル２１からデータを読み出す読み出し動作時に、リファレンスビット線／ＲＢＬをビット線／ＢＬｉの電圧レベルと異なる電圧レベルに制御する。 - 特許庁

To provide technology by which a signal is supplied by using self-measuring method and a sense amplifier is turned on, and multi-memory cells in a duplication column have approximately the same capacitance as a reference bit line.例文帳に追加

自己計測方法を使って信号を供給し、センス増幅器をオンにする技術を取り入れ、重複列内の多数メモリセルを標準ビット線と略同等なキャパシタンスにする技術を提供する。 - 特許庁

This is performed by connecting the two reference cells to a capacitive line which is separated from the bit lines and the reference bit line and has a predetermined potential and a preset capacitance value.例文帳に追加

これは、ビット線および基準ビット線から分離された、予め決められた電位および予め決められた容量値を持つ容量線に、２つの基準セルを接続することにより実行される。 - 特許庁

The detection circuit 5 detects that the voltage of the reference bit line RBL is equal to or less than a set voltage to output a control signal for driving the sense amplifier 9 of the memory cell 11 during a reading operation.例文帳に追加

検出回路５は、読み出し動作時に、リファレンスビット線ＲＢＬの電圧が設定電圧以下になったことを検出して、メモリセル１１のセンスアンプ９駆動用の制御信号を出力する。 - 特許庁

This read control circuit 14 outputs an EN signal to the packet read circuit 11, when the average bit rate is lower than a reference bit rate BR 1 and generates a read signal of the FIFO 12.例文帳に追加

この読み出し制御回路１４は、平均ビットレートが基準ビットレートＢＲ１を下回ったときにパケット読み出し回路１１にＥＮ信号を出力し、ＦＩＦＯ１２の読み出し信号を発生する。 - 特許庁

An image incorporation system having two dimensional plane which is supporting a camera and an image is calibrated based on a set parameter of a reference bit map set parameter which is simulated based on the image to be acquired and an image.例文帳に追加

取り込まれる画像および画像に基づくシミュレートされた基準ビットマップの設定パラメーターに基づき、カメラと画像を支持する二次元面を有してなる画像取り込みシステムを較正する。 - 特許庁

To provide a technology by which a signal is supplied by using a self-measuring method and a sense amplifier is turned on, and multi-memory cells in a duplication column are made approximately the same capacitance as a reference bit line.例文帳に追加

自己計測方法を使って信号を供給し、センス増幅器をオンにする技術を取り入れ、重複列内の多数メモリセルを標準ビット線と略同等なキャパシタンスにする技術を提供する。 - 特許庁

In a reference voltage generating circuit 3, reference voltage generating reference memory cells (1-1 to 1-n) which are constituted of ferroelectric capacitors (2-1 to 2-n) and transistors (1-1 to 1-n) are connected to the same reference bit line 8.例文帳に追加

この基準電圧発生回路３は、強誘電体キャパシタ(２-１〜２-ｎ)とトランジスタ(１-１〜１-ｎ)からなる基準電圧発生用リファレンスメモリセル(１-１〜１-ｎ)が、同一の基準ビット線８に接続されている。 - 特許庁

A digital information carrier includes a bit matrix V, that arranges elements b_m (m=0 to n-1) of a reference bit sequence B in a prespecified sequence length n arranged so as to be a matrix form, and the bit matrix V is linked to bit data.例文帳に追加

本発明に係るデジタル情報坦体は、予め規定される配列長nの参照用ビット配列Ｂの配列要素ｂ_m（ｍ＝０〜ｎ−１）を行列状に配置してなるビット行列Ｖを含む。 - 特許庁

To secure a sufficient data holding time by shortening a period in which a bit line BL and a reference bit line ZBL are kept at a L level in a semiconductor memory provided with a memory cell storing data.例文帳に追加

本発明はデータを記憶するメモリセルを備える半導体記憶装置に関し、ビット線ＢＬやリファレンスビット線ＺＢＬがＬレベルに維持される期間を短縮することで十分なデータ保持時間を確保することを目的とする。 - 特許庁

Thereby, balance adjustment of electric charges accumulated in parasitic capacitance CPi of each reference bit line connected in parallel is performed, reference voltage VREF is distributed as equal plural bit line reference voltage V/BLi.例文帳に追加

それにより並列に接続された各参照ビット線の寄生容量ＣＰｉに蓄積されている電荷の平衡調整が行われ、基準電圧ＶＲＥＦが等しい複数のビット線参照電圧Ｖ／ＢＬｉに配分される。 - 特許庁

A first format conversion section 10 extracts the plurality of first pixel element data with a given reference bit from the first pixel data signal 2a as the head on the basis of the first setting information 31, and generates a pixel data signal 12.例文帳に追加

第１のフォーマット変換部１０は、第１の設定情報３１に基づいて、第１の画素データ信号２ａから所与の基準ビットを先頭として複数の第１の画素要素データを取り出し、画素データ信号１２を生成する。 - 特許庁

This main memory managing method without using any reference bit can be realized by providing a means for designating the minimum number of pages to be assigned to a process (job), and operating page-out pages whose number exceeds the minimum number of pages in the order of page assignment order (FIFO).例文帳に追加

プロセス（ジョブ）へ割り当てする最小のページ数を指定する手段を設け、その最小のページ数を超過したページに対しページ割り当て順（ＦＩＦＯ）にページアウトを行うことで参照ビットを用いない主記憶管理方法を実現する。 - 特許庁