「アドレスバッファ」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

同期型メモリのアドレスバッファ回路例文帳に追加

ADDRESS BUFFER CIRCUIT OF SYNCHRONOUS MEMORY - 特許庁

リストアドレスバッファ制御回路３０は、リスト命令のリストアドレスを保持するリストアドレスバッファを有しており、そのリストアドレスバッファに対する書き込み・読み出しの制御を行う。例文帳に追加

A list address buffer control circuit 30 has a list address buffer for holding the list address of the list instruction, and controls writing and/or reading to and from the list address buffer. - 特許庁

クロックバッファ、アドレスバッファ、コマンドバッファ及びデータバッファを含む。例文帳に追加

This device comprises a clock buffer, an address buffer, a command buffer, and a data buffer. - 特許庁

円環状アドレスバッファのアドレス生成装置およびこれを備えた集積回路例文帳に追加

ADDRESS GENERATING DEVICE FOR CIRCULAR ADDRESS BUFFER AND INTEGRATED CIRCUIT WITH THE SAME - 特許庁

制御信号φ２は列アドレスバッファ１８内部で列アドレスが生成される度に有効化される。例文帳に追加

A control signal ϕ2 is validated each time a column address is generated inside the column address buffer 18. - 特許庁

各ＧＯＰの絶対アドレスをＲＡＭ内のアドレスバッファエリアにスタックする。例文帳に追加

An absolute address of each GOP is stacked in an address buffer area in a RAM. - 特許庁

アドレスバッファの活性化を伴って開始されるアクセスの高速化を図る。例文帳に追加

To speed up access operation at the timing of activating an address buffer. - 特許庁

本発明によるＮ個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファは、（Ｎ／２）のステージだけを有してＮステージアドレスバッファと同じ機能となる。例文帳に追加

The address buffer used for the semiconductor device having the N pieces of additive latencies has (N/2) stages and has the same functions as an N stage address buffer. - 特許庁

強誘電体メモリ装置１には、メモリ部２、センスアンプ３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、入出力バッファ回路７、制御回路８ａ、及び評価回路部９が設けられている。例文帳に追加

The ferroelectric memory device 1 is provided with a memory part 2, a sense amplifier 3, a column decoder 4, address buffers 5a and 5b, a row decoder 6, an I/O buffer circuit 7, a control circuit 8a, and an evaluation circuit part 9. - 特許庁

メモリセルアレイ、ローアドレスバッファ、カラムアドレスバッファ、書込み保護回路、及びカラムデコーダを備えることを特徴とする半導体メモリ装置である。例文帳に追加

A semiconductor memory device is characterized in that it is provided with a memory cell array, a row address buffer, a column address buffer, a write protection circuit, and a column decoder. - 特許庁

より長いアドレスバッファを渡し、そして送信アドレスの長さをチェックするようなプログラムはうまく動かないかもしれない。例文帳に追加

Some programs that pass a longer address buffer and then check the outgoing address length may break.  - JM

複数のアドレスバッファとカラムプリデコ—ダとの間で共通アドレスバスラインを利用する半導体メモリ素子例文帳に追加

SEMICONDUCTOR MEMORY DEVICE USING COMMON ADDRESS BUS LINE BETWEEN PLURAL ADDRESS BUFFERS AND COLUMN PRE- DECODER - 特許庁

アドレスバッファ１００は、アドレス信号の各ビットごとに設けられるアドレス入力回路２００−０〜ｎを含む。例文帳に追加

The address buffer 100 includes address input circuits 200-0 to 200-n provided for every bit of an address signal. - 特許庁

また、外部からのアドレス信号がアドレスバッファ１８を通じてローデコーダ１２、カラムデコーダ１３に供給される。例文帳に追加

An address signal from the outside is supplied to the row decoder 12 and the column decoder 13 through an address buffer 18. - 特許庁

アドレスバッファ８はラッチ回路を有し、クロックバッファ４から得られる内部クロックＣＫ１により制御される。例文帳に追加

An address buffer 8 has a latch circuit and is controlled by an internal clock CK1 obtained from a clock buffer 4. - 特許庁

列アドレスバッファ回路３００は、前記外部クロック信号に同期して外部から列アドレス信号を取り込む。例文帳に追加

A column address buffer circuit 300 takes in a column address from the outside synchronizing with the external clock signal. - 特許庁

外部行アドレスを、行アドレスバッファ１２，１４を介して行アドレスコントローラ２６，２８に供給する。例文帳に追加

The external row address is supplied to row address controllers 26 and 28 via row address buffers 12 and 14. - 特許庁

出力インデックスバッファ，及び出力アドレスバッファの出力値は，以降に続くステージへの入力値として再利用される。例文帳に追加

The output values of the output index buffer and the output address buffer are reused as input values to subsequent stages. - 特許庁

コマンド制御部１１，６２は、コマンドと遅延制御信号とに基づいて、アドレスバッファ制御信号を命令実行部に出力する。例文帳に追加

Command controlling parts 11 and 62 output the address buffer controlling signals to the command execution parts based on the command and the delay controlling signal. - 特許庁

命令実行部３〜１０，１４〜２２は、外部からのアドレスとアドレスバッファ制御信号とに基づいて複数のメモリセルアレイにアクセスする。例文帳に追加

Command execution parts 3 to 10 and 14 to 22 access a plurality of memory cell arrays based on addresses and address buffer controlling signals from the outside. - 特許庁

アドレスバッファの活性化を伴って開始されるアクセスにおいては、通常時よりも短い遅延時間が設定される。例文帳に追加

In the access operation at the timing of activating an address buffer, the delay time is set shorter than a usual delay time. - 特許庁

アドレスバッファ８及びコマンドデコーダ７は、クロックＣＬＫの立ち上がりエッジに同期して、アドレス及びコマンドを取り込む。例文帳に追加

An address buffer 8 and a command decoder 7 fetch an address and a command in synchronism with the leading edge of a clock CLK. - 特許庁

同期式半導体メモリ等の素子におけるカラムアクセス時間を短縮することのできるカラムアドレスバッファ装置を提供する。例文帳に追加

To provide a column address buffer device in which the column access time in an element such as a synchronous semiconductor memory can be shortened. - 特許庁

次に、ＣＰＵ４から供給されたアドレス書き込み命令に基づいてアドレスバッファ１０にメモリ用アドレスが書き込まれる。例文帳に追加

Next, the address for a memory is written in an address buffer 10 based on the address write command given from the CPU 4. - 特許庁

列アドレスバッファ１８は列アドレス制御信号φ３に従ってメモリセルアレイ２２に対する列アドレスＹｊを生成する。例文帳に追加

A column address buffer 18 generates a column address Yj for a memory cell array 22 according to a column address control signal ϕ3. - 特許庁

複数のデータセグメントに関連する複数のエントリはメモリアドレスバッファ要素に格納される。例文帳に追加

A plurality of entries associated with a plurality of data segments may be stored in the memory address buffer element. - 特許庁

テスト動作モードにおいて、ロウアドレスバッファ部１２ｄにより、第１のワード線の位置を示すロウアドレスを取り込む。例文帳に追加

In the semiconductor device, in a test operation mode, a row address that indicates the location of a first word line is fetched from a row address buffer section 12d. - 特許庁

それと共に、複数のモードレジスタ２１〜２４が設けられ、これらにアドレスバッファ１８を通じて設定情報が供給される。例文帳に追加

Simultaneously, a plurality of mode registers 21 to 24 are provided, setting information is supplied to them through the address buffer 18. - 特許庁

メモリアドレスバッファ要素はキャッシュメモリにアクセスする際の電力消費を減らすためにアクセスされる。例文帳に追加

The memory address buffer element may be accessed in order to reduce power consumption in accessing a cache memory. - 特許庁

本発明は、従来のロジックボードアセンブリとアドレス電極とを接続させるアドレスバッファボードアセンブリの構成を、統合ボードアセンブリとプラズマディスプレイパネルに形成し、アドレスバッファボードアセンブリを除去したプラズマディスプレイ装置を提供する。例文帳に追加

To provide a plasma display device wherein a conventional address buffer board assembly for connecting logic board assemblies and address electrodes is formed as an integrated board assembly on a plasma display panel, then, the conventional address buffer board assembly is removed. - 特許庁

半導体記憶装置１には、メモリセルアレイ２、センスアンプ部３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、制御回路７、入力バッファ回路８、出力バッファ回路９、電力回生回路１０、及び降圧回路１２が設けられている。例文帳に追加

The semiconductor memory device 1 is provided with: a memory cell array 2; a sense amplifier section 3; a column decoder 4; an address buffer 5a; an address buffer 5b; a row decoder 6; a control circuit 7; an input buffer circuit 8; an output buffer circuit 9; a power regeneration circuit 10; and a voltage step-down circuit 12. - 特許庁

クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜のトランジスタを用いる。例文帳に追加

Thin-film transistors are used for a clock generation part 16, a command decoder 17, a mode resistor 18, a control part 20, a row address buffer and refresh circuit 21, a column address buffer and the burst counter 22, a data control circuit 23, a latch circuit 24, a DLL 25, and a column decoder 31. - 特許庁

第一の列アドレスバッファ３９２と第二の列アドレスバッファ３９３は、ＳＲＡＭ列アドレス信号ｉＡＳＣに基づき第一のＳＲＡＭ列アドレス信号ｉＡＳＣ−１と第二の列アドレス信号ｉＡＳＣ−２とを生成して、第一および第二の列デコーダに与え、これら列デコーダが交互に動作する。例文帳に追加

A 1st column address buffer 392 and a 2nd column address buffer 393 generate a 1st SRAM column address signal iASC-1 and a 2nd column address signal iASC-2 according to an SRAM column address signal iASC and supply them to a 1st and a 2nd column decoder, which operate by turns. - 特許庁

音声データの再生中にインデックス釦ＩＮＤを操作すると、現在のアドレスデータをアドレスバッファ１５に記録し、その後、後スキップ釦−を操作してスキップ再生を指示すると、アドレスバッファ１５に記録されたアドレスデータに対応する位置までスキップしてリピート再生を行なう。例文帳に追加

When an index key IND is operated during the reproduction of voice data, present address data is recorded in an address buffer 15, and when a back skip key - is operated and skip reproduction is instructed, a system skips to a position corresponding to address data recorded in the address buffer 15 and repeat reproduction is executed. - 特許庁

すなわち、試験用バーストアドレス発生回路７は、アドレスバッファ３から供給されるカラムアドレスに拘わらず、連続して１ずつ増加したカラムアドレスを、カラムデコーダ１０へ供給する。例文帳に追加

That is, the burst address generating circuit 7 for test supplies column addresses increased continuously one by one to the column decoder 10 independently of a column address supplied from the address buffer 3. - 特許庁

アドレスバッファ１１を経由して入力される外部アドレス信号と不良アドレス信号が一致すると、不良セルから冗長セルへの置き換えが実行される。例文帳に追加

When an external address signal inputted through an address buffer 11 coincides with the defective address signal, replacement from a defective cell to a redundant cell is performed. - 特許庁

コマンド制御部は、遅延制御信号がアクティブ状態であり、リード命令遅延動作モードのときに、クロック信号から遅延してアドレスバッファ制御信号を出力する。例文帳に追加

The command controlling parts output the address buffer controlling signal by being delayed from the clock signal when the delay controlling signal is in an active state and in a read command delay operating mode. - 特許庁

キャッシュメモリに結合された命令キャッシュコントローラ（２１３）は、ＩＣＢＩアドレスバッファからのバッファされたアドレスの受け取りに応答して、指定されたキャッシュブロックを無効化するためにキャッシュアクセスを生成する。例文帳に追加

An instruction cache controller 213 connected with a cache memory generates a cache access for invalidating the designated cache block in response to the reception of the buffered address from the ICBI address buffer. - 特許庁

容量ヒューズブロック８０_1〜８０_nでは、アドレスバッファ回路５０によりラッチされた容量ヒューズ用ロウ／カラムアドレス信号７、８に基づいて、各容量ヒューズの切断が行われる。例文帳に追加

In capacity fuse blocks 80_1-80_n, each capacity fuse is cut off based on row/column address signals 7, 8 for capacity fuse latched by the address buffer circuit 50. - 特許庁

テストモード制御回路３２は、判定信号SGXに基づいて信号線L0、L1を切り替えてメモリアドレス信号A0、A1をアドレスバッファ／レジスタ＆バンクセレクト回路１２に入力させる。例文帳に追加

A test mode control circuit 32 switches signal lines L0, L1 based on the discrimination signal SGX, and inputs memory address signals A0, A1 to an address buffer/register and a bank selecting circuit 12. - 特許庁

そして、アドレスバッファ１０に書き込まれたメモリ用アドレスに基づいてメモリ３に記憶されているデータが先読みされ、データバッファ１２に記憶される。例文帳に追加

The data stored in the memory 3 are firstly read based on the address for memory written in the address buffer 10, and stored in the data buffer 12. - 特許庁

雑音等の影響によってアドレス信号Ａｉのタイミングが変化しても、誤ったアドレス信号を保持することがないアドレスバッファ回路を提供する。例文帳に追加

To provide an address buffer circuit which do not retain any mistaken address signal, even if the timing of address signal Ai is changed. - 特許庁

ライトコマンドが入力されたタイミングＴ２では、カラムアドレスがアドレスバッファに入力されるが、カラムデコーダは動作せず、Ｙスイッチは選択されない。例文帳に追加

At timing T2 that a write command is input, a column address is input to an address buffer, but a column decoder is not operated, and a Y switch is not selected. - 特許庁

プロセッサの実行パイプラインにおいてペンディング状態にあるＩＣＢＩ命令によって無効化されるべき命令キャッシュブロックのアドレスを保持するためにＩＣＢＩアドレスバッファが装備される。例文帳に追加

An ICBI address buffer is mounted on this processor for holding the address of the instruction cache block which should be invalidated by an ICBI instruction in the execution pipe line of the processor. - 特許庁

なお、このようなリフレッシュ領域は、アドレスバッファ９１とアドレスデコーダ９２との間に設けられるアドレススクランブル回路９０などによって設定される。例文帳に追加

The refresh region is set by, for example, an address scramble circuit 90 provided between an address buffer 91 and an address decoder 92. - 特許庁