「アドレスバッファ」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

ＤＤＡ１３０は、オブジェクトに対して原画像をマッピングするためのテクスチャアドレスを設定し、変形処理の手法の選択に関する指定情報とともにアドレスバッファ１４０に記憶する。例文帳に追加

A DDA(digital differential analyzer) 130 sets texture addresses for mapping a raw image for the object and stores them in an address buffer 140 together with the specified information on the selection of the deformation process method. - 特許庁

検出信号はブートアップデータを貯えるメモリセルを指定するための初期ロー及びカラムアドレスを発生するようにロー及びカラムアドレスバッファ１００，３００に印加される。例文帳に追加

The detection signal is applied to row and column address buffers 100 and 300 to generate initial row and column addresses for specifying a memory cell for storing bootup data. - 特許庁

メモリアドレスバッファ要素は１以上のウエイを含み、ウエイはキャッシュメモリから抽出された１以上のデータセグメントを格納するように動作する。例文帳に追加

The memory address buffer element includes one or more ways that are operable to store one or more of the data segments that may be retrieved from the cache memory. - 特許庁

その後、アドレス出力指令回路７はカラムアドレスの入力完了時（ＮCK＝８）に信号ＳC をＨとし、アドレスバッファ４はカラムデコーダ９にカラムアドレスを出力する。例文帳に追加

After that, the address output command circuit 7 makes a signal SC to be 'H' at the time of finish of input of a column address (NCK=8), an address buffer 4 outputs a column address to a column decoder 9. - 特許庁

コントロールバッファ回路（２０）およびアドレスバッファ回路（２２）において、各ピン端子ごとに複数形式のバッファ回路を設け、状態制御信号群（ＥＮＧ）に従って１つの形式の入力バッファを活性化する。例文帳に追加

In a control buffer circuit (20) and an address buffer circuit (22), buffer circuits of a plurality of forms are provided for each terminal, and an input buffer of one form is activated, according to a state control signal group (ENG). - 特許庁

アドレスバッファ１６、１７などの周辺回路をメモリセル幅に合わせて実装するため、メモリモジュールに無駄な領域ができてしまうという問題を解消することができる。例文帳に追加

Peripheral circuits, such as the address buffers 16 and 17 are mounted conforming to the width of the memory cells, so that the problem in which a useless region is induced in a memory module can be solved. - 特許庁

本装置はウエイ記憶を実行し、ウエイ記憶は以前にアクセスしたアドレスに関連する情報を格納するよう動作するメモリアドレスバッファ要素を利用する。例文帳に追加

The apparatus executes a way memoization, which may utilize a memory address buffer element that is operable to store information associated with previously accessed addresses. - 特許庁

アドレス出力指令回路７はロウアドレスの入力完了時（ＮCK＝４）に信号ＳR をＨとし、アドレスバッファ４はロウデコーダ８にロウアドレスを出力する。例文帳に追加

An address output command circuit 7 makes a signal SR to be 'H' at the time of finish of input of a row address (NCK=4), an address buffer 4 outputs a row address to a row decoder 8. - 特許庁

また、モードレジスタに格納されたＣＳカットモード指示信号（ＣＳＣＵＴ）と内部チップセレクト信号（ＩＮＺＣＳ）に従って選択的に、スタンバイ状態時にこれらのコントロールバッファ回路およびアドレスバッファ回路の電流経路を遮断する。例文帳に追加

Further, the current paths of these circuits (20) and (22) are selectively interrupted during standby according to a CS cut mode instruction signal(CSCUT) and an internal chip selection signal (INZCS), which are stored in a mode register. - 特許庁

アドレスバッファ２には第１のメモリ領域に対応するアドレスと第２のメモリ領域に対応するアドレスが入力されデータ入出力部３０には第１、第２のメモリエリアから読出されたデータが交互に出力される。例文帳に追加

An address corresponding to a first memory region and an address corresponding to a second memory region are inputted to an address buffer 2 and data read from first and second memory area are outputted alternately to a data input/output section 30. - 特許庁

チップアドレス比較器２４は、ヒューズ２３に記憶された自己のチップアドレスＩＮＴＣＡｉとアドレスバッファ１７から入力されたチップアドレスＥＸＴＣＡｉとを比較し、一致するか否かをアドレスフラグ信号ＣＡＦＬＧとしてＣＥバッファ２６に出力するよう構成されている。例文帳に追加

The chip address comparator 24 compares its own chip address INTCAi stored in the fuse 23 with the chip address EXTCAi inputted from the address buffer 17 and outputs whether they match or not as the address flag signal CAFLG to the CE buffer 26. - 特許庁

冗長CBRリフレッシュカウンタ15は、冗長メモリセルに対するリフレッシュテストを行う場合、制御信号RACBRが入力される毎に活性化され、冗長CBRコマンドの入力される数を計数し、計数値を冗長カウンタ信号RCNT0〜RCNT5として、Xアドレスバッファ2Aへ出力する。例文帳に追加

When a refresh-test for a redundant memory cell is performed, a redundant CBR refresh-counter 15 is activated for each input of a control signal RACBR, counts the number of input of redundant CBR commands, and outputs them to a X address buffer 2A as redundant counter signals RCNT0- RCNT5. - 特許庁

さらにこのメモリコントローラ１２には、画像情報の単位の数を計数するカウンタ２１と先頭アドレスを記憶するアドレスバッファ２２と終了コードを判別する判別手段２３とが設けられ、これらの計数値、アドレス情報及び判別信号に従ってメモリ１３の制御が行われる。例文帳に追加

Moreover, a counter 21 counting the number of units of picture information, an address buffer 22 storing leading addresses and a judgment means judging completion codes are provided in the controller 12 and the controlling of a memory 13 is performed according to the count value, the address information and the judgment signal in the controller 12. - 特許庁

本発明は不揮発性強誘電体メモリ及びその制御装置に関し、特にページアドレスのアクセス時にメモリセルのアクセス動作を行わず、ページアドレスバッファに格納されたデータが直ちに出力されるようにする技術を開示する。例文帳に追加

To provide such a technology that the data stored in a page address buffer can be outputted directly without accessing a memory cell in particular when a page address is accessed, in a nonvolatile ferroelectric memory and its control device. - 特許庁

半導体メモリＭＥＭは、アドレスＡＤをラッチする複数のアドレスラッチ回路１８Ａ、１８Ｂと、複数のアドレスラッチ回路１８Ａ、１８Ｂのそれぞれに接続されるアドレス線ＲＡＤ、ＣＡＤと、試験信号ＡＤ０−２が入力される複数のアドレスバッファＡＢＵＦ０−２とを有する。例文帳に追加

The semiconductor memory MEM has: plurality of address latch circuits 18A, 18B to latch the address AD; address lines RAD, CAD connected to the plurality of address latch circuits 18A, 18B respectively; and a plurality of address buffers ABUF0-2 to which a test signal AD0-2 is input. - 特許庁

アドレスバッファ１と、第１のプリデコーダ２と、レジスタ回路３と、ヒューズデータ記憶部４と、第１のマルチプレクサ５と、第２のプリデコーダ６と、インバータ７と、第２のマルチプレクサ８と、メモリセルアレイ９と、を備えている。例文帳に追加

This device is provided with an address baffer 1, a first pre- decoder 2, a register circuit 3, a fuse data storing section 4, a first multiplexer 5, a second pre-decoder 6, an inverter 7, a second multiplexer 8, and a memory cell array 9. - 特許庁

ＤＭＡ転送されたアドレスバッファ１２内のアドレスが、再配置アドレスか否かを上位アドレスデコーダ１３で判断し、再配置アドレスであれば、変換テーブル１４を参照して当該アドレスに対応付けられているレジスタの実アドレスを出力する。例文帳に追加

Whether or not the DMA transferred address inside an address buffer 12 is the rearrangement address is judged in a high-order address decoder 13, and when it is the rearrangement address, the conversion table 14 is referred to and the actual address of the register made to correspond to the address is outputted. - 特許庁

このテスト制御信号に従ってアドレスバッファ（２）からの内部ロウアドレス信号ビットの値を設定し、かつテスト制御信号に従ってテスト制御機能付行系制御回路（１０）が行選択回路（３）およびビット線周辺回路（４）の動作を制御する。例文帳に追加

A value of an internal row address signal bit is set from an address buffer 2 according to the test control signal, and operations of a row selecting circuit 3 and a bit line peripheral circuit 4 are controlled by a row system control circuit 10 with a test controlling function according to the test control signal. - 特許庁

アドレスバッファ回路は、先行する書込みサイクルにおいて受信した第１のアドレス信号を書込み制御信号の立ち上がりに応答して記憶装置のコア部に出力し、書込み制御信号の立ち上がりに応答して第２のアドレス信号を外部から受信する。例文帳に追加

An address buffer circuit outputs a first address signal received in a preceding writing cycle to a core part of a memory device responding to the rise of a writing control signal, and receives a second address signal from the outside responding to the rise of a writing control signal. - 特許庁

カラム切り離しデータ保持回路１９の一方のデータノードＮ２１が保持するデータを示すＦＵＳＥＤＡＴＡ信号、及びアドレスバッファ８内部のアドレスカウンタが生成するカラムアドレスプリデコード信号をデコーダ回路ＤＥＣ１に入力する。例文帳に追加

A FUSEDATA signal indicating data held by a data node N21 of one side of a column separation data holding circuit 19 and a column address pre-decode signal generated by an address counter in the inside of an address buffer 8 are input to a decoder circuit DEC1. - 特許庁

高集積のコアプロダクトにおいて欠陥の生じたメモリセクタを不能状態（ディスエーブル）にして正常セクタを利用できるように任意のセクタを選択することができる不揮発性区域選択コードセルを含むフラッシュメモリのアドレスバッファを提供すること。例文帳に追加

To provide an address buffer of a flash memory including a nonvolatile section selecting code cell which can select an arbitrary sector so that a normal sector can be utilized by making a memory sector in which defect occurs in a highly integrated core product a disable-state. - 特許庁

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。例文帳に追加

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM. - 特許庁

テストモードにおいて、外部アドレスを制御信号として取り込むテストモード用アドレスバッファ１９２、位相比較器１９４によって、遅延ラインの遅延量制御制御信号を出力するシフトレジスタ５６を外部から制御可能とする。例文帳に追加

It is possible to control from outside a shift registor 56 which outputs a delay control signal for a delay line, by a phase comparator 194 and an address buffer 192 for a test mode which takes in an external address as a control signal, in a test mode. - 特許庁

本発明に係るフラッシュメモリのアドレスバッファは、外部アドレスをバッファリングするバッファ部と、フラッシュメモリのメモリセクタを選択するコードを記憶するコード記憶部と、コード記憶部から出力されるコードと前記外部アドレス中のセクタ選択アドレスによってメモリセクタを選択する内部アドレスＩＡ１７及びＩＡ１８を出力する設定部とを備えることを特徴とする。例文帳に追加

This address buffer of a flash memory is provided with a buffer section buffering an external address, a code storing section storing a code selecting a memory sector of a flash memory, and a setting section outputting internal addresses IA17 and IA18 selecting a memory sector by a code outputted from the code storing section and by a sector selecting address in the external address. - 特許庁

アドレスバッファ２５と行デコーダ２１及び列デコーダ２３との間にスクランブル回路２７を設け、スクランブル回路２７によって外部から供給されるアドレス信号にスクランブル処理を施し、そのスクランブル処理されたアドレス信号に従って、メモリセルアレイ１７の中から一つのメモリセル１９を選択する。例文帳に追加

A scramble circuit 27 is provided between an address buffer 25, a row decoder 21 and a column decoder 23, scrambling is executed with the scramble circuit 27 to the address signal supplied from an external circuit and only one memory cell 19 is selected from the memory cell array 17 depending on the scrambled address signal. - 特許庁

このため、本発明はブロックページアドレス領域及びカラムページアドレス領域を最下位ビットに配置し、ローアドレス領域を最上位ビットに配置し、ページアドレスバッファのアクセス時にセル動作が行われないようにすることにより、セルの信頼性を向上させて電力の消費を低減させることができるようにする。例文帳に追加

In this technology, a block page address region and a column page address region are arranged at the least significant bit, a row address region is arranged at the most significant bit, and the reliability of a cell can be improved and power consumption can be reduced by preventing cell operations when the page address buffer is accessed. - 特許庁

破壊読み出し型のメモリセルが集積されたメモリセルアレイを含むメモリアレイ２と、外部アドレス信号に対応した内部アドレス信号を出力するアドレスバッファ３と、内部アドレス信号をデコードし、デコード結果に基づいてメモリセル選択信号を出力するアドレスデコーダ４と、コントローラ５とを具備する。例文帳に追加

A memory array 2 including a memory cell array in which destructive read type memory cells are integrated, an address buffer 3 outputting an internal address signal corresponding to an external address signal, an address decoder 4 outputting a memory cell selection signal based on the result of decoding and a controller 5 are provided. - 特許庁

本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であり、外部から指定される行アドレスの指定、即ちアドレスバッファ出力の活性化を契機として、全ての行に接続されるワード線をプリチャージ（待機状態）し、同時に冗長判定動作とアドレスデコード動作を並行して開始する。例文帳に追加

This device is a semiconductor memory consisting of a plurality of memory cells arranged along a row and a column, word lines connected to all rows are pre-charged (standby state) based on specification of a row address externally specified, that is, activation of address buffer output, simultaneously, redundancy discrimination operation and address decoding operation are started in parallel. - 特許庁

コマンド制御部は、遅延制御信号がインアクティブ状態で、コマンドがライトコマンド又はリードコマンドである通常動作モードのときと、遅延制御信号がアクティブ状態で、ライト命令遅延動作モードのときに、クロック信号に同期してアドレスバッファ制御信号を出力する。例文帳に追加

The command controlling parts output the address buffer controlling signal synchronizing with a clock signal when the delay controlling signal is in an inactive state and the command is in a usual mode wherein the command is a write command or a read command and when the delay controlling signal is in an active state and in a write command delay operating mode. - 特許庁

そして、コントローラ５は、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理、並びに内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させる。例文帳に追加

The controller 5 executes standby processing for keeping the address buffer 3 in a standby state till skew time passes after the transition of the external address signal is detected and also executes decoding processing while the memory cell selection signal changes from an invalid state to a valid state from the output of the internal address signal, in parallel. - 特許庁

試験用バーストアドレス発生回路７が、アドレスバッファ３から供給されたカラムアドレスｙをｙ＋ｍ−１となるまで１ずつインクリメントし、インクリメントによって得られたｙ以上ｙ＋ｍ−１以下の全てのアドレスを、値が小さいものから順番に通常バーストアドレスとして出力する。例文帳に追加

A burst address generating circuit 7 for test increases a column address (y) supplied from an address buffer 3 one by one until being made to y+m-1, all addresses of (y) or more to y+m-1 or less obtained by increment are outputted as a normal burst address in ascending order. - 特許庁

バックアップアドレスバッファにステータスビットを付加することにより、直前のチェックポイント以降にバックアップした主記憶のアドレスを記憶する機能を持たせ、チェックポイントイメージ以外の中間的なメモリ内容のバックアップを減少させるデータバックアップ制御方式を提供すること。例文帳に追加

To provide a data backup control system which reduces the backup of intermediate memory contents other than check point images by providing a function for storing the addresses of a main memory backed up after a check point just before by adding a status bit to a backup address buffer. - 特許庁

Xアドレスバッファ2Aは、内部Xアドレス信号XA0〜XA11を生成する元となるカウンタ信号を、メモリセルと冗長メモリセルとのリフレッシュテストの場合に対応して、CBRリフレッシュカウンタ4の出力するアドレスカウンタ信号と、冗長CBRリフレッシュカウンタ14の出力する冗長カウンタ信号とを切り替えて出力する。例文帳に追加

The X address buffer 2A outputs counter signals being origin for generating internal X address signals XA0-XA11 corresponding to the case of a refresh-test of memory cells and redundant memory cells switching an address counter signal outputted by a CBR refresh-counter 4 and a redundant counter signal outputted by redundant CBR refresh-counter 14. - 特許庁

アドレスバッファ回路５０は、比較回路４０からの判定信号４が入力されると、その際に出力しているロウアドレス信号２およびカラムアドレス信号３をラッチして容量ヒューズを切断するための容量ヒューズ用ロウアドレス信号７および容量ヒューズ用カラムアドレス信号８として出力する。例文帳に追加

When the judgement signal 4 from the comparing circuit 40 is inputted, an address buffer circuit 50 latches a row address signal 2 and a column address signal 3 being outputted at that time and outputs them as a row address signal 7 for capacity fuse and a column address signal 8 for capacity fuse for cutting off a capacity fuse. - 特許庁

また、低電力消費モードが指定されたときには、外部クロックイネーブル信号（ＥＸＣＫＥ）と低電力モード指示信号（ＳＲＦＰＷＤ）に従って、内部クロック信号を発生するＣＬＫバッファ（６４）の電流経路を遮断し、またコントロールバッファ回路およびアドレスバッファ回路の電流経路を遮断する。例文帳に追加

Still further, when low power consumption mode is specified, a current path of a CLK buffer (64) for generating the internal clock signal is interrupted and the paths of the circuits (20) and (22) are interrupted, according to an external clock enabling signal(EXCKE) and a low power mode instruction signal (SRFPWD). - 特許庁

前記アドレスレジスタはアドレスロード信号に応答して前記第１入力バッファ回路の出力をアドレスとして受け入れ、前記コマンドレジスタは前記コマンドロード信号に応答して前記第１アドレスバッファ回路の出力をコマンドとして受け入れ、前記データ入力レジスタは前記データロード信号に応答して前記第１及び第２入力バッファ回路の出力をプログラムすべきデートとして同時に受け入れる。例文帳に追加

An address register receives an output of the first input buffer circuit as an address responding to address load signals, a command register receives an output of a first address buffer circuit as a command responding to command load signals, and a data input register receives simultaneously output of the first and the second input buffer circuits as data to be programmed responding to the data load signal. - 特許庁

処理がまだ実行されていない場合には，入力値，及び出力値への参照情報を前記タスクキュー上に作成する工程と，出力値への記憶領域を前記出力アドレスバッファ，及び出力インデックスバッファに割り当てる工程と，入力値，及び出力値への参照情報をタスクキュー上に作成してシェーダステージにおける処理が完了したことを示す工程とを実行する。例文帳に追加

When the processing is not executed yet, a step for preparing reference information to input values and output values on a task queue; a step for assigning storage regions to the output values to an output address buffer and an output index buffer; and a step for preparing the reference information to the input values and the output values on the task queue and showing the completion of the processing at the shader stage are executed. - 特許庁