「チェックビット」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

1つのECCブロック(103)が、チェックビットとシンドロームビットを生成するために使用される。例文帳に追加

One ECC block (103) is used to generate check bits and syndrome bits. - 特許庁

ＭＵＸ部１２は、ＳＴＳ−Ｎデータとチェックビットとを多重し、誤り訂正符号を送信する。例文帳に追加

The MUX section 12 multiplexes the STS-N data and the check bit and transmits the error correction code. - 特許庁

モジュールＢ３のチェックビット検査回路３１は転送されてきたデータのチェックビットを基にエラーチェックを行い、そのチェック結果をエラー通知・詳細情報としてＣＰＵ１に送出する。例文帳に追加

A check bit inspection circuit 31 of the module B3 performs error check based on the check bit of the transferred data and transmits its check result to a CPU 1 as error notification/detailed information. - 特許庁

チェックビット数決定部１４は、情報取得部１３で取得された通信品質情報ＣＱに基づいて、誤り訂正用のチェックビットのビット数を決定する。例文帳に追加

A check bit count determining section 14 determines the number of bits of the check bit for error correction based on the communication quality information CQ acquired by the information acquiring section 13. - 特許庁

データ符号化部１２ａは、チェックビット数決定部１４で決定されたビット数を有するチェックビットを送信データＤＳＤに付加して、当該送信データＤＳＤを符号化する。例文帳に追加

A data encoding section 12a adds the check bits having the number of bits determined by the check bit count determining section 14 to transmission data DSD and then encodes the transmission data DSD. - 特許庁

パラレル・シリアルインタフェース回路３は、シリアルデータへの送信側インタフェース機能と、ＥＣＣチェックビット生成機能とを有し、１ｂｙｔｅ転送する毎にアドレス、データおよびコマンドのＥＣＣチェックビットを生成し、各々１ｂｙｔｅ転送後、各ｂｙｔｅに対応したＥＣＣチェックビットを付加してパラレル・シリアル変換回路４に出力する。例文帳に追加

A parallel/serial interface circuit 3 is provided with a transmission side interface function to serial data and an ECC check bit generation function, generates the ECC check bit of an address, data and a command every time 1 byte is transferred, adds the ECC check bit corresponding to each byte after the transfer of 1 byte and outputs it to a parallel/serial conversion circuit 4. - 特許庁

そして、ＥＣＣでは、アクティベートコマンド時に誤り訂正を行い、プリチャージコマンド時にチェックビットの記憶を行う。例文帳に追加

In the ECC, error is corrected at an activate command, and the check bit is stored at a precharge command. - 特許庁

また，エラーを検出するためのチェックビットをカラーパレットデータに埋め込む段階をさらに含んでいてもよい。例文帳に追加

Also, this method may include a step to embed check bits for detecting an error in the color palette data. - 特許庁

チェックビットの生成および症候群発生のための回路の量を少なくし、遅延及び所要電力をを小さくする。例文帳に追加

To reduce circuits for check bit generation and syndrome generation in order to reduce delay and required electric power. - 特許庁

ＥＣＣチェックを行わない領域に対応するチェックビット記憶部への書き込み、読み出しを可能とする記憶装置を提供する。例文帳に追加

To provide a storage device performing write-in/read-out to a check bit storage part corresponding to an area that an ECC check isn't performed. - 特許庁

データアレイ４３は、データとパリティビットを記憶し、チェックビットアレイ４６は当該データのＥＣＣビットを記憶する。例文帳に追加

A data array 43 stores data and a parity bit, and a check bit array 46 stores a ECC bit of the data. - 特許庁

送信側ＦＥＣ演算部１０は、ＳＴＳ−Ｎデータに対して、誤り訂正用チェックビットの生成を行う。例文帳に追加

A transmitter side FEC arithmetic section 10 generates an error correction cheek bit to STS-N data. - 特許庁

複数の複合チェックビットは、複合サブブロック内のビットエラーのビット位置を検出するために使用される。例文帳に追加

Plural composite check bits are used for detecting the bit position of a bit error in the composite sub-block. - 特許庁

チェックビットの生成および症候群発生のための回路の量を少なくし、遅延及び所要電力をを小さくする。例文帳に追加

To reduce delay and power consumption by reducing the size of circuitry generating check bits and syndromes. - 特許庁

複数のサブブロックを含んでいるデータ・ブロック内のエラーを訂正するために必要なチェックビットの数を少なくすること。例文帳に追加

To reduce the number of check bits necessary for correcting an error in a data block including plural sub-blocks. - 特許庁

各サブブロックは、サブブロック内のビットエラーの存在を検出するために使用されるサブブロック・チェックビットを含んでいる。例文帳に追加

Each sub-block includes a sub-block check bit C[X] to be used for detecting the existence of a bit error in the sub-block. - 特許庁

データ・ブロック内にビットエラーが発生した場合、サブブロック・チェックビットを使用してエラーの発生したサブブロックが検出される。例文帳に追加

When a bit error is generated in a data block, a sub-block generating the error is detected by using the sub-block check bit C[X]. - 特許庁

複合チェックビットは、複合サブブロックのどのビット位置にエラーがあるかを決定するために使用される。例文帳に追加

A composite check bit is used for determining a bit position including an error in the composite sub-block. - 特許庁

また、シリアル・パラレルインタフェース回路７は、ＥＣＣチェックビット検出および訂正機能と、パラレルデータへの受信側インタフェース機能とを有し、アドレス、データおよびコマンドのＥＣＣチェックビット検出を行うことによりエラー検出を行うと共にエラー訂正を行う。例文帳に追加

Also, a serial/parallel interface circuit 7 is provided with an ECC check bit detection and correction function and a reception side interface function to parallel data and performs error detection and error correction by detecting the ECC check bit of the address, of the data and of the command. - 特許庁

再生データを記録するに際し、誤り訂正用のチェックビットを生成して、情報データと併せて記録し、復号するに際しては、復号結果と同時に信頼度を算出し、信頼度とチェックビットを用いて復号誤りを訂正するという手順を繰り返すことにより、復号誤りの少ない記録再生装置を可能とした。例文帳に追加

The recording and reproducing device of the decreased decoding errors is made possible by repeating the procedures of forming check bits for error correction and recording the same in combination with the result of decoding in recording reproduction data and calculating reliability simultaneously with the result of decoding and correcting the decoding errors in decoding by using the reliability and check bits. - 特許庁

このビットウォッシュシーケンスでは、まずデュアルポートメモリ１１の実データを誤り検出訂正回路１５で誤り訂正した上でデータアクセスレジスタ１６へと一旦格納した後に、誤り検出訂正回路１５で新たなチェックビットを発生して、そのチェックビットとともに、デュアルポートメモリ１１に再書き込みする。例文帳に追加

In the bit wash sequence, the real data of a dual port memory 11 are error-corrected by an error detecting and correcting circuit 15, and temporarily stored in a data access register 16, and a new check bit is generated in the error detecting and correcting circuit 15, and both the error-corrected data and the check bit are rewritten in the dual port memory 11. - 特許庁

同期網で規定されたフレームを行方向にＬ個のブロックに分割し、好ましくは、該情報ビット及び該チェックビットをそれぞれペイロード部及びLOH部の未定義ビットに割り振り、さらに好ましくは、該情報ビット及び該チェックビットをそれぞれさらにＭ個のサブブロックに分割してハミング符号ブロックを構成する。例文帳に追加

A frame specified in a synchronization network is divided into L blocks in the row direction, this information bit, and this check bit are preferably assigned respectively to undefined bits of a payload section and an LOH section, and this information bit and this check bit more preferably are further divided into M sub blocks to configure a hamming code block. - 特許庁

メモリセルアレイから読み出されたデータはチェックビットと共にバッファレジスタに格納され、その後デコードされて正しい読み出しデータとしてバッファレジスタに上書きされた後、外部に出力される。例文帳に追加

The data read from the memory cell array is stored in the buffer register, together with the check bit and is then decoded overwritten to the buffer register as correctly read data for outputting to the outside. - 特許庁

バッファレジスタに外部から格納された書き込みデータは、エンコードされてバッファレジスタにチェックビットと共に上書きされた後、メモリセルアレイに転送書き込みされる。例文帳に追加

The data to be written stored in the buffer register from the outside is encoded and overwritten to the buffer register, together with the check bit and is subsequently transferred and written to the memory cell array. - 特許庁

エラーチェックビットを付加しないであらゆるビット巾に対応できるメモリおよびスイッチ回路のデータエラー検出回路を提供することにある。例文帳に追加

To provide a data error detecting circuit for a memory and a switch circuit for facilitating a countermeasure to any bit width without adding any error check bit. - 特許庁

ＥＣＣチェックビットを付加すべきであると判断される場合には、ＥＣＣ制御部の動作により送信データが所定の長さのデータ単位に分割される。例文帳に追加

When is it is discriminated that the ECC check bit should be added, the transmission data is divided into data units with specified length by operation of an ECC control part 16. - 特許庁

ＣＡＮ−コントローラ内部のデータ伝送におけるエラーの認識方法において，前記伝送されたデータの一貫性を保証するための検査をすることが可能な，少なくとも１つのチェックビットが生成される。例文帳に追加

In a method for recognizing a data transmission error in a CAN controller, at least one check bit capable of executing verification for ensuring the consistency of transmitted data. - 特許庁

通信装置によるデータ送信時には、受信側から返信された送信データに関するエラー通知に基づき、送信データにＥＣＣチェックビットを付加するか否かが判別される。例文帳に追加

In the case of data transmission by the communications equipment 10, an ECC check bit is discriminated as to whether it is added to transmission data, based on error notification regarding the transmission data returned from the receiving side. - 特許庁

フレーム誤り判定手段１００ａは、信号処理部１７にて復調された受信データに含まれるＣＲＣチェックビットを用いて、上記受信データについてフレーム誤りが所定フレーム数以上連続していないかを判定する。例文帳に追加

The frame error discrimination means 100a uses a CRC check bit included in received data demodulated by a signal processing section 17 to discrimination whether or not a frame error as to the received data is consecutive over a prescribed frame number. - 特許庁

この回路５は、正常／異常を示すチェックビットを当該データ対応に半導体記憶素子２に格納すると共に、ＥＣＣ生成回路４は、該データに誤り検出符号を付加せずに該データを半導体記憶素子２のディスク領域に格納するようにした。例文帳に追加

This circuit 5 stores a check bit showing normality/abnormality in the semiconductor memory cell 2 corresponding to the relevant data and an ECC generating circuit 4 stores these data in the disk region of the semiconductor memory cell 2 without adding the error detecting code to these data. - 特許庁

通信路の状態に応じて内符号の符号化率が設定され、その内符号と外符号の符号化を実施して、その内符号と外符号のチェックビットをＣＲＣ付加部１によりＣＲＣビットが付加された情報ビット系列に付加するようにする。例文帳に追加

An encoding rate of internal codes is set according to the state of the communication path, the internal codes and the external codes are encoded, and a CRC addition section 1 adds check bits of the internal codes and the external codes to an information bit series, to which CRC bits are added. - 特許庁

プリフォーマット情報に含まれる誤り検出符号の各ビットＥ_１〜Ｅ_ｍを、セクタ番号を構成する各ビットＳ_１〜Ｓ_ｍとトラック番号を構成する各ビットＴ_１〜Ｔ_ｎとをそれぞれ分割して構成した複数のデータ列のパリティチェックビットとして生成する。例文帳に追加

Each bit E1-Em of an error detection code contained in preformatted information is generated as a parity check bit of a plurality of data column formed by dividing each of bits S1-Sm forming a sector number and each of bits T1-Tn forming a track number respectively. - 特許庁

さらに、ＦＣＣチェックブロック３４０は、キャッシュデータのＦＣＣチェックを行い、チェック完了か否かおよびチェック結果に応じて、「データ転送終了通知」の「ＦＣＣチェックビット」および「ＦＣＣエラービット」をオンにする。例文帳に追加

Furthermore, an FCC check block 340 operates the FCC check of the cache data, and turns on the "FCC check bit" and "FCC error bit" of "data transfer end notification" in response to the whether or not check has been finished and the check result. - 特許庁

例えば、ＤＲＡＭなどのメモリアレイＡＲＹに対して、６４ビットのデータビットと９ビットのチェックビットからなる誤り符号訂正方式を導入し、これに伴う誤り訂正符号回路ＥＣＣをセンスアンプ列ＳＡＡに隣接して配置する。例文帳に追加

An error code correcting system consisting of 64 bits data bit and 9 bits check bit with respect to a memory array ARY such as a DRAM is introduced, for instance, and an error correction code circuit ECC according to the above arrangement is disposed adjacent to a sense amplifier column SAA. - 特許庁

疑似エラー生成部１１は、送信側ＦＥＣ演算部１０で演算され、未使用のオーバヘッドに挿入されたチェックビットの任意の位置のビットに対して、疑似エラー付加設定信号に基づき疑似エラーを加えて、ＭＵＸ部１２に送信する。例文帳に追加

A pseudo error generating section 11 adds a pseudo error to a bit at an optional position of a check bit inserted to an overhead not in use and calculated by the transmitter side FEC arithmetic section 10 on the basis of a pseudo error addition setting signal and transmits the result to an MUX section 12. - 特許庁

上位装置から指定されるアドレスをBankアドレス、Rowアドレス、Columnアドレスに分割し、時分割多重されて供給されるRowアドレスとColumnアドレスそれぞれについて別々にパリティビットを生成し、両パリティビットとデータとに基づいてチェックビットを生成する。例文帳に追加

An address designated from a host device is divided into a Bank address, a Row address, and a Column address, a parity bit is separately generated for each of the time-division multiplexed and supplied Row address and Column address, and a check bit is generated on the basis of both the parity bits and data. - 特許庁

誤り訂正部４７は、パイプラインストール中に、リード対象データのＥＣＣビットをチェックビットアレイ４６から取得し、ＥＣＣビットを用いてリード対象データの誤り訂正を行い、誤り訂正後のリード対象データと、パイプラインストールの解除を指示するストール解除信号とをプロセッサ１に出力する。例文帳に追加

An error correction unit 47 acquires the ECC bit of the read object data from the check bit array 46 during the pipeline stall, corrects the error of the read object data using the ECC bit and outputs the read object data after the error correction and a stall cancel signal to command the cancel of the pipeline stall to the processor 1. - 特許庁

メモリセルアレイと、読み出しデータのエラー検出と訂正を行なうエラー検出訂正回路と、読み出しデータ及び書き込みデータを一時格納するために設けられた、データビット数が前記エラー検出訂正回路によるエラー検出訂正処理の際のチェックビットを含めたデータビット数の整数倍に設定されたバッファレジスタとを備える。例文帳に追加

The device includes: a memory cell array; the error detection and correction circuit performing error detection and correction of read data; and a buffer register that is provided for temporarily storing read data and data to be written and set, such that the number of data bits is a multiple of the number of data bits containing a check bit for processing error detection and correction by the error detection and correction circuit. - 特許庁

ディスクの周方向に沿って配置されたスリットにより表わされる測角用符号語１１は、角度情報を表わす７ビットの角度情報ビット１２、角度情報ビットの読み誤りを検出して訂正する８ビットの検査ビット１４、及び、さらに読み誤りを検出する１ビットのパリティチェックビット１６からなる角度情報用符号語１８を含む。例文帳に追加

A code word 11 for goniometry shown by the slits arranged to the disk along the peripheral direction thereof includes a code word 18 for angle data comprising seven angle data bits 12 showing angle data, eight inspection bits 14 detecting the reading error of the angle data bits to correct the same, and one parity check bit 16 further detecting the reading error. - 特許庁

半導体記憶素子２にセクタ単位にデータを格納し読み出す電子ディスク装置の書き込み／読み出し制御において、上位装置１から転送されてきたデータに異常があるか否かをＣＲＣチェック回路３が当該データに付加されている誤り検出符号で識別し、識別結果をチェックビット生成回路５に通知する。例文帳に追加

In write/read control for an electronic disk device for storing data into a semiconductor memory cell 2 and reading them out for the unit of a sector, a CRC check circuit 3 identifies the presence/absence of abnormality in data transferred from a host device 1 from an error detecting code added to the relevant data and reports the identified result to a check but generating circuit 5. - 特許庁

本発明のＤＭＡチップであるＬＳＩ３３０は、キャッシュデータの読みの都度、ＢＣＣチェックブロック３３９にてキャッシュデータのＢＣＣチェックを行い、チェック完了か否かおよびチェック結果に応じて、ＣＭリードブロック３３８は、「データ転送終了通知」の「ＢＣＣチェックビット」および「ＢＣＣエラービット」をオンにする。例文帳に追加

Each time cache data are read, an LSI330 being a DMA chip operates the BCC check of cache data by a BCC check block 339, and a CM read block 338 turns on the "BBC check bit" and "BCC error bit" of "data transfer end notification" in response to whether or not check has been finished and the check result. - 特許庁

チェックビット等で保護されていない信号のみによって、受信結果信号で再送要求を行う際に生じるエラーが発生しても、送受信システム全体でのデータ処理のスループットを上げ、データの再送を正常に行える無線通信方法およびその方法を実施する無線通信装置を提供することを課題とする。例文帳に追加

To provide a wireless communication method capable of normally retransmitting data by improving the throughput of the data processing in the entire of a transmission reception system even if an error occurs in performing retransmission request using a reception result signal only by a signal not protected by a check bit, and to provide a wireless communication apparatus for executing this method. - 特許庁