「CELL-LINES」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

The pixel cell group 133 is disposed in a matrix formation, and the pixel cells 54 and 141 of the pixel cell group 133 are connected to the different gate lines 132.例文帳に追加

画素セル群１３３は、マトリクス状に配置され、画素セル群１３３の画素セル５４および１４１は、異なるゲート線１３２に接続される。 - 特許庁

When the cell 1 functions as the programmable connecting circuit, the plural bidirectional connecting lines 15 connected to the cell 1 are connected to each other.例文帳に追加

プログラマブル結線回路として機能する際には、基本セル１に接続される複数本の双方向接続線１５同士の結線を行う。 - 特許庁

To provide a new method for the establishment of pluripotent human blastocyst-derived stem cell lines, and the division and proliferation of the cell line in an undifferentiated state.例文帳に追加

多能性のヒト胚盤胞由来幹細胞株を樹立し、その細胞株を未分化の状態で分裂増殖させる新規な方法の提供。 - 特許庁

The solar power generation system includes a power-extraction-use main line which connects a plurality of solar cell strings in parallel, a plurality of branching lines which connect the solar cell strings to the main line, and the overcurrent protection devices which are connected between the branching lines and the solar cell strings.例文帳に追加

複数の太陽電池ストリングを並列接続する電力取出し用幹線と、前記幹線に太陽電池ストリングを接続する複数の分岐線と、前記分岐線と太陽電池ストリングの間に接続する過電流保護装置とを備える。 - 特許庁

The presence of connection of memory cell transistors corresponding to bit lines BLn of which the pre-charge potential is the ground potential VSS and the bit lines is in an inverse relation to the presence of connection of memory cell transistors corresponding to bit lines BLm of which the pre-charge potential is the power source potential VDD and the bit lines, and the same data can be stored.例文帳に追加

プリチャージ電位を接地電位ＶＳＳとするビット線ＢＬｎに対応するメモリセルトランジスタと同ビット線との接続の有無が、プリチャージ電位を電源電位ＶＤＤとするビット線ＢＬｍに対応するメモリセルトランジスタと同ビット線との接続の有無とは逆の関係で同一のデータを記憶できる。 - 特許庁

In a semiconductor memory cell in which electric charges are stored corresponding to the levels of write bit lines WBit under instructions from write word lines WWrd and, meanwhile, the levels of readout bit lines RBit are made to transit under instructions from readout work lines RWrd, the write word lines WWrd are laid between grounding lines GND and the readout word lines RWrd.例文帳に追加

書込ワード線ＷＷｒｄの指示によって書込ビット線ＷＢｉｔのレベルに対応して電荷を蓄積する一方、読出ワード線ＲＷｒｄの指示によって蓄積した電荷に応じて読出ビット線ＲＢｉｔのレベルを遷移させる半導体メモリーセルにおいて、書込ワード線ＷＷｒｄを、接地線ＧＮＤと読出ワード線ＲＷｒｄとの間に配列させる。 - 特許庁

A basic hexagonal cell 1 is divided into hexagonal cells (surrounded by thin lines) 2, which respectively have the apexes of the cell 1 at their centers and have smaller size than that of the cell 1.例文帳に追加

基本六角形セル１を、基本六角形セル１の各頂点を中心に持つ、基本六角形セル１より小さな六角形セル（細線で囲まれた部分）２に分割する。 - 特許庁

The cells derived from the avian cell lines are particularly useful for the production of substances of interest.例文帳に追加

該鳥類細胞系より誘導される細胞は目的の物質を生成するのに特に有用である。 - 特許庁

Therefore, only data of a memory cell corresponding to eight work lines made 'L' levels can be erased.例文帳に追加

したがって、“Ｌ”レベルにされた８本のワード線に対応するメモリセルのデータのみを消去することができる。 - 特許庁

The SRAM cell MC1 includes the word lines WLA, WLB and connected with the word line WLA.例文帳に追加

ＳＲＡＭセルＭＣ１はワード線ＷＬＡ、ＷＬＢを有し、ワード線ＷＬＡが接続されている。 - 特許庁

The SRAM cell MC2 includes the word lines WLA, WLB and connected with the word line WLB.例文帳に追加

ＳＲＡＭセルＭＣ２はワード線ＷＬＡ、ＷＬＢを有し、ワード線ＷＬＢが接続されている。 - 特許庁

The first index C1 means the number of overlapping cells in a line direction, in which a plurality of cell lines are aligned.例文帳に追加

第１指数Ｃ１は複数のセル行が並ぶ列方向についてセルの重なり個数を意味する。 - 特許庁

Wordlines in a cell array 2 are classified in every 8 lines, and erasure sectors ES0-ES15 are constituted in each block.例文帳に追加

セルアレイ２内のワード線を８本ごとに区分し、各ブロックに消去セクタＥＳ０〜ＥＳ１５を構成する。 - 特許庁

Next, data write-in operation is made easy by coupling the memory cell to a pair of complementary bit lines BL, BR.例文帳に追加

次に、メモリセルを１対の相補ビットラインＢＬ，ＢＲに結合して、データ書込み動作を容易にする。 - 特許庁

A third voltage higher than the second voltage is applied to bit lines that are not connected to the selected cell.例文帳に追加

前記選択セルに接続されないビットラインに前記第２電圧よりも高い第３電圧を印加する。 - 特許庁

Thick-film transistors are used for a memory cell array 33, a row decoder 30, and a sense amplifier 32 surrounded by bold dashed lines.例文帳に追加

太い破線で囲まれるメモリセルアレイ３３、ロウデコーダ３０、センスアンプ３２は、厚膜のトランジスタを用いる。 - 特許庁

A magnetic tunneling junction type magnetic random access memory cell is comprised of bit lines 20 so as to constitute a composite structure comprising a soft adjacent magnetic layer 24.例文帳に追加

隣接軟磁性層２４を含む複合構造を有するようにビット線２０を構成する。 - 特許庁

The subject invention also pertains to novel feline cell lines that are susceptible to infection by FIV and their methods of use.例文帳に追加

本発明はまた、FIV易感染性である新規のネコ科細胞株およびその利用法にも関する。 - 特許庁

To provide a ferroelectric memory device having a memory cell whose rows are connected to different plate lines.例文帳に追加

異なるプレートラインに連結された行のメモリセルを有する強誘電体メモリ装置を提供する。 - 特許庁

The solar cell 10 is provided with connection lines 351 which are connected to light receiving surface side thin wire electrodes 30A.例文帳に追加

太陽電池１０は、受光面側細線電極３０Ａと接続される接続線３５１を備える。 - 特許庁

The sense amplifier circuit 10 is used to read data from the memory cell array 4 via read lines LIOFx, LIOBx (x=0, 1).例文帳に追加

センスアンプ回路１０は、読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）を介してメモリセルアレイ４からデータを読み出すために用いる。 - 特許庁

Provided are gene therapy, especially to adenovirus-based gene therapy, and related cell lines and compositions.例文帳に追加

本発明は、遺伝子治療、特にアデノウイルス遺伝子治療、および関連細胞系および組成物に関する。 - 特許庁

Memory cells for test between bit lines 6 and 7 have the same structure as the memory cell 3 for test.例文帳に追加

ビット線６，７間のテスト用のメモリセルは全てテスト用のメモリセル３と同様の構造となっている。 - 特許庁

A memory cell MC and a dummy memory cell DMC are respectively connected with bit lines BL and /BL at data read, through which a data read current flows.例文帳に追加

データ読出時においては、ビット線ＢＬおよび／ＢＬの一方ずつに、メモリセルＭＣおよびダミーメモリセルＤＭＣが結合されて、データ読出電流が流される。 - 特許庁

To provide a piping connecting device which connects the respective units of the domestic fuel cell by pipe lines, wherein the fuel cell can easily be attached and has a cost reduction effect.例文帳に追加

組み付けが容易且つコスト低減効果のある家庭用燃料電池の各ユニットを管路により接続する配管接続装置を提供する。 - 特許庁

Thus, in a subsequent inter-cell signal interconnection processings (S104), signal interconnections oriented in the direction of intersecting the in-cell power supply trunk lines can be arranged in the first interconnection layer.例文帳に追加

そこで、次のセル間信号配線処理（Ｓ１０４）で、セル内電源幹線に交差する方向の信号配線を第１配線層に配置することができる。 - 特許庁

Common word lines WL1 to WL4 are connected to the memory cells of the strings of the data memory cell block 1 and the reference memory cell block 2.例文帳に追加

データメモリセルブロック１の各ストリングのメモリセルと参照メモリセルブロック２の各ストリングのメモリセルには共通のワード線ＷＬ１〜ＷＬ４を接続する。 - 特許庁

The cell stack unit 40 comprises two or more cell stack lines 41, fastening plates 42a, 42b, a manifold 43, a positive electrode 48, a negative electrode 49 or the like.例文帳に追加

セルスタックユニット４０は、複数のセルスタック列４１、締付け板４２ａ、４２ｂおよびマニホールド４３、正極４８、負極４９等から構成される。 - 特許庁

During the step in which memory cells are read and refreshed, the main reference cell and a subreference cell connected to the reference bit line and the bit lines are activated.例文帳に追加

メモリセルを読み出してリフレッシュする段階において、基準ビット線およびビット線に接続された主基準セルおよび副基準セルが活動化される。 - 特許庁

A memory cell array is provided with one common line (CL<0>-CL<1>) per two bit lines (BL<0>-BL<3>) and a memory cell of an adjacent column shares the common line.例文帳に追加

メモリセルアレイにおいて、２つのビット線（ＢＬ＜０＞−ＢＬ＜３＞）あたり１つのコモン線（ＣＬ＜０＞−ＣＬ＜１＞）を設け、隣接列のメモリセルでコモン線を共有する。 - 特許庁

At read, data lines LIO and LIOr are connected respectively to a selection memory cell and the dummy cell, and an operation current of a differential amplifier 60 is caused to flow.例文帳に追加

データ読出時に、データ線ＬＩＯおよびＬＩＯｒは、選択メモリセルおよびダミーセルとそれぞれ接続されて、差動増幅器６０の動作電流を流される。 - 特許庁

Dummy bit lines Dummy BL and Dummy/BL are arranged by setting a pitch equal to a pitch between bit lines in a memory cell array MCA outside a bit line BL0 arranged in the end of the memory cell array MCA.例文帳に追加

メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０の外側に、メモリセルアレイＭＣＡ内のビット線間のピッチと同一のピッチを空けて、ダミービット線ＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを配置する。 - 特許庁

The control circuit layer 200a includes at least any one of: a row decoder driving word lines provided in the memory cell array layer, and a sense amplifier sensing and amplifying a signal from bit lines provided in the memory cell array layer.例文帳に追加

制御回路層２００ａは、メモリセルアレイ層に設けられたワード線を駆動するローデコーダ、及びメモリセルアレイ層に設けられたビット線からの信号を検知増幅するセンスアンプの少なくともいずれか一方を備える。 - 特許庁

The dummy cells having the low threshold value voltage and located adjacent to a selection memory cell column are selected and source side local bit lines (SLB0 to SLB3) of the selection memory cell are coupled to global bit lines (GBLm1 to GBL3) through the dummy cells.例文帳に追加

選択メモリセル列に隣接する低しきい値電圧のダミーセルを選択し、その選択メモリセルのソース側ローカルビット線（ＳＬＢ０−ＳＬＢ３）をダミーセルを介してグローバルビット線（ＧＢＬｍ１−ＧＢＬ３）に結合する。 - 特許庁

To make it more reliable to read from a memory cell of an integrated memory provided with a memory cell MC having a magneto resistance memory effect inserted between column lines BL0-BLn and row lines WL0-WLm.例文帳に追加

列線路ＢＬ０〜ＢＬｎと行線路ＷＬ０〜ＷＬｍとの間に介挿されている、磁気抵抗メモリ効果を有するメモリセルＭＣを備えた集積メモリを、メモリセルから一層確実な読み出しが行われるようにする。 - 特許庁

The MRAM includes a memory cell array having magnetic memory cells arranged in lines and columns at intersection of word, bit and digit lines, and a sense amplifier for sensing data stored in a selected magnetic memory cell.例文帳に追加

ＭＲＡＭは、ワードライン、ビットライン、及びデジットラインの交差点に行及び列に配列されたマグネチックメモリセルを有するメモリセルアレイと、選択されたマグネチックメモリセルに貯蔵されたデータを感知する感知増幅器とを含む。 - 特許庁

The semiconductor storage device according to this embodiment includes a plurality of memory cells for storing data, a plurality of word lines for selecting a memory cell, a plurality of bit lines for transmitting data of a memory cell, and a sense amplifier for detecting data stored in a memory cell through a bit line.例文帳に追加

本実施形態による半導体記憶装置は、データを記憶する複数のメモリセルと、メモリセルを選択する複数のワード線と、メモリセルのデータを伝達する複数のビット線と、ビット線を介してメモリセルに格納されたデータを検出するセンスアンプとを備える。 - 特許庁

A first circuit block (word driver group, WDBK) which drives the plurality of word lines is disposed between a second circuit block (phase change type chain cell control circuit, PCCCTL) which drives the first or the second gate lines and the plurality of memory cell groups (memory cell array, MA).例文帳に追加

そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。 - 特許庁

The SRAM on the SOI substrate includes a network of lines and rows of 6T memory cells having two inverters and two switching transistors, and each memory cell is interconnected with one of two bit lines and one of two word lines.例文帳に追加

ＳＯＩ基板上のＳＲＡＭは、２つのインバータと２つのスイッチトランジスタとを有する６Ｔメモリセルの行及び列のネットワークを含み、各メモリセルは、２つのビット線及びワード線の１つに接続されている。 - 特許庁

A memory cell array 12 comprises plural main word lines MW, plural sub-word lines SW corresponding to each main word line, and sub-word lines SW in the direction of column, and is divided into plural sub-arrays 13A-13H.例文帳に追加

メモリセルアレイ１２は複数のメインワード線ＭＷと、各メインワード線に対応する複数のサブワード線ＳＷとを含み、列方向のサブワード線ＳＷを含んで複数のサブアレイ１３Ａ〜１３Ｈに分割されている。 - 特許庁

The semiconductor memory device includes: word lines WL; a memory cell array 10 constituted of a plurality of memory cells MC; global bit lines GBL; a global sense amplifier 11; local bit lines LBL; and a local sense amplifier 12.例文帳に追加

本発明の半導体記憶装置は、ワード線ＷＬと、複数のメモリセルＭＣからなるメモリセルアレイ１０と、グローバルビット線ＧＢＬと、グローバルセンスアンプ１１と、ローカルビット線ＬＢＬと、ローカルセンスアンプ１２を備えている。 - 特許庁

A semiconductor memory device includes bit lines BLs (first wiring), and a memory cell MC including a phase change element 20 (memory element) and a diode 21 connected in series between the bit lines and word lines WLs (second wiring).例文帳に追加

本発明の半導体メモリ装置は、ビット線ＢＬｓ（第１の配線）と、ワード線ＷＬｓ（第２の配線）との間に直列接続された相変化素子２０（メモリ素子）及びダイオード２１を含むメモリセルＭＣを備えている。 - 特許庁

By activating the word lines in the unit of memory cell group on the basis of not only the first address but also part of the second address which activates the bit lines, the number of word lines activated for accessing can be made the minimum at all times.例文帳に追加

第１アドレスだけでなく、ビット線を活性化する第２アドレスの一部に基づいて、メモリセルグループの単位でワード線を活性化することで、アクセスするために活性化されるワード線の数を常に最小限にできる。 - 特許庁

A reference cell sub-array 200 having: a plurality of reference cells 205 arranged in rows and columns; a bit lines couple consisting of bit lines 207, 208; and a connection section 270 connecting the bit lines 207, 208 each other, is included.例文帳に追加

行方向および列方向に並んだ複数のリファレンスセル２０５と、ビット線２０７，２０８からなるビット線対と、ビット線２０７，２０８同士を繋ぐ連結部２７０とを有するリファレンスセルサブアレイ２００を備える。 - 特許庁

When the pair of dummy bit lines is driven by the dummy memory cell for self-timing, as the dummy memory cell for load is fixed to a state being different from that of the dummy memory cell for self-timing, it is prevented that drive of the pair of dummy bit lines is excessively quickened by a leak current of the dummy memory cell for load as conventionally.例文帳に追加

セルフタイミング用ダミーメモリセルによりダミービット線対が駆動される時，負荷用ダミーメモリセルがセルフタイミング用ダミーメモリセルと異なる状態に固定されているので，従来例のように負荷用ダミーメモリセルのリーク電流によりダミービット線対の駆動を過剰に早めてしまうことが防止される。 - 特許庁