「CELL-LINES」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

In a memory cell array, a plurality of memory cells composed of resistance change elements and diodes are arranged at cross points of a plurality of word lines and a plurality of bit lines.例文帳に追加

メモリセルアレイは、複数のワード線、複数のビット線の交点に、抵抗変化素子とダイオードからなる複数のメモリセルが配置されている。 - 特許庁

Micro cell base stations 12a-12c that respectively form micro cells 14a-14c around sector border lines 13a-13c are placed near the sector border lines 13a-13c.例文帳に追加

セクタ境界線１３ａ〜１３ｃの付近にマイクロセル１４ａ〜１４ｃをそれぞれ形成するマイクロセル基地局１２ａ〜１２ｃを設定する。 - 特許庁

A semiconductor memory device (31) includes a static type memory cell (MC), word lines (WL1 to WLm), and bit lines (BL1,/BL1 to BLn,/BLn).例文帳に追加

半導体記憶装置（３１）は、スタティック型のメモリセル（ＭＣ）と、ワード線（ＷＬ１〜ＷＬｍ）と、ビット線（ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ）とを含む。 - 特許庁

The data lines 6 are precharged to a value stored while the bit lines 4 are being used to sense data values stored in the memory cell.例文帳に追加

データ・ライン６は、ビット・ライン４が、メモリ・セル内に記憶されたデータ値を感知するために用いられている間に保持されている値にプリチャージされる。 - 特許庁

This device is provided with plural word lines, plural bit lines, plural cells, a memory cell array consisting of plural cell blocks provided with plural cell power lines supplying power source voltage to the cells, plural row decoders, and plural cell power relieving circuit cutting off selectively only connection of a cell power line supplying power source line to the defective cell and a power source when a defective cell in which standby current failure occurs exists.例文帳に追加

複数個のワードラインと、複数個のビットラインと、複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックとからなるメモリセルアレイと、複数個のローデコーダー回路と、スタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路とを備える。 - 特許庁

To provide a nonvolatile memory cell array having common drain lines, and a method of operating the same.例文帳に追加

共通のドレインラインを備える不揮発性メモリセルアレイ及びその動作方法を提供する。 - 特許庁

Wiring lines 6 are provided in gaps 57 between a group of transistors arranged in a cell substrate.例文帳に追加

セル基板２内に配列したトランジスタ群の間の空隙部５７に配線ライン６を設ける。 - 特許庁

The plurality of word lines (WL) are connected to gates of a plurality of memory cell transistors (not shown).例文帳に追加

複数のワード線（ＷＬ）は、複数のメモリセルトランジスタ（図示されず）のゲートに接続されている。 - 特許庁

The reference cell RC is disposed at the tail end of the first and second power lines 3 and 4.例文帳に追加

リファレンスセルＲＣは、第１の電源線３及び第２の電源線４の終端に配置される。 - 特許庁

Word lines WL0-WL7 are connected to a gate of each transistor T of the cell block MCB0.例文帳に追加

セルブロックＭＣＢ０の各トランジスタＴのゲートにワード線ＷＬ０−ＷＬ７が接続される。 - 特許庁

To realize high definition display in which the pitch of display lines is smaller than the pitch of cell arrangements in a column direction.例文帳に追加

表示ラインピッチが列方向のセル配列ピッチより小さい高精細表示を実現する。 - 特許庁

To certainly detect the voltage of a battery cell by detecting disconnection of all voltage detection lines.例文帳に追加

全ての電圧検出ラインの断線を検出して、電池セルの電圧を確実に検出する。 - 特許庁

T1R HETERO-OLIGOMERIC TASTE RECEPTORS, CELL LINES THAT EXPRESS SAID RECEPTORS, AND TASTE COMPOUNDS例文帳に追加

Ｔ１Ｒヘテロオリゴマー味覚受容体、この受容体を発現する細胞株、および味覚化合物 - 特許庁

These match lines are physically routed on top of the array core cell in an upper metal layer.例文帳に追加

これらの一致線は物理的に、アレイのコアセルの上の、上部金属層内で経路付けされる。 - 特許庁

Repeating patterns 11 of the memory cell indicated by broken lines are laid out on a semiconductor substrate 10.例文帳に追加

半導体基板１０上に破線で示すメモリセルの繰り返しパターン１１がレイアウトされている。 - 特許庁

To accelerate voltage stresses between memory cell capacitors and between word lines by a smaller number of control signals.例文帳に追加

少ない制御信号数でメモリセルキャパシタ間およびワード線間の電圧ストレスを加速する。 - 特許庁

MELANOMA CELL LINES EXPRESSING SHARED IMMUNODOMINANT MELANOMA ANTIGENS AND METHODS OF USING THE SAME例文帳に追加

免疫優性な共有黒色腫抗原を発現する黒色腫細胞株およびその使用方法 - 特許庁

The memory cell array 1 is provided with a plurality of memory cell M00-, arranged in a matrix state and plurality of word lines WORD_0 and so on.例文帳に追加

メモリセルアレイ１は、行列状に配列された複数の不揮発性メモリセルＭ００〜と、複数のワード線ＷＯＲＤ＿０〜とを備える。 - 特許庁

To produce a cell population in which the proportion of multipotent stem cells free from tumorigenicity and differentiated to all cell lines is increased.例文帳に追加

造腫瘍性がなく、かつすべての細胞系列に分化しうる多能性幹細胞の割合を増加させた細胞集団を製造する。 - 特許庁

The memory cells form a memory cell block as a unit of data erasure, and memory cells connected to the respective word lines in the memory cell block form a page.例文帳に追加

メモリセルは、データ消去の単位となるメモリセルブロックを成し、メモリセルブロックにおいて各ワード線に接続されたメモリセルがページを成す。 - 特許庁

To reduce the cell area more than that of a twin MONOS cell and prevent the growth of conductive residues which are apt to short-circuit between word lines.例文帳に追加

ツインＭＯＮＯＳセルより大幅にセル面積を縮小し、ワード線間を短絡するような導電性残渣の発生を防止する。 - 特許庁

The first node of each memory cell and the second node which is the other end of the variable resistance element of this memory cell are connected to the bit lines different from each other.例文帳に追加

各メモリセルの第１ノードと、このメモリセルの抵抗変化素子の他端である第２ノードとは別々のビット線と接続される。 - 特許庁

cancer that begins in the tissue that lines or covers the airways of the lungs, including small cell and non-small cell lung cancer. 例文帳に追加

肺の気道の内面および外面を覆う組織から発生するがんのことで、小細胞肺がんと非小細胞肺がんがある。 - PDQ®がん用語辞書 英語版

The support device for the solar cell panel includes a plurality of aerial support lines extended between supports, the plurality of solar cell panels which are guided and supported by the aerial support lines to freely move in length directions of the aerial support lines, and disposed to freely shrink to parts of the lines and expand over the whole lines, and a driving mechanism which moves the plurality of solar cell panels along the length directions of the aerial support lines.例文帳に追加

太陽電池パネルの支持装置は、支持体に張架された複数の空中支持線条と、空中支持線条により案内支持されて空中支持線条の長手方向移動自在で、線条の一部への収束及び線条全体への展開を自在に行なえるように配置された複数の太陽電池パネルと、空中支持線条の長手方向に沿って複数の太陽電池パネルを移動させる駆動機構と、を備える。 - 特許庁

Main bit lines MBL-0, 1 are arranged over a plurality of cell blocks Block-0, 1 and a plurality of sub-bit lines SBL-0-0, 1, 2, 3, etc., which are separated respectively from respective main bit lines MBL-0, 1 are provided for every cell block.例文帳に追加

主ビット線ＭＢＬ−０，１は、複数のセルブロックＢｌｏｃｋ−０，１にまたがって配置され、各主ビット線ＭＢＬ−０，１からそれぞれ分岐された複数の副ビット線ＳＢＬ−０−０，１，２，３等は各セルブロックごとに設けられている。 - 特許庁

This device is provided with two groups of dummy cell columns having respectively fixed dummy cells 21A, 21B and dummy bit lines 13A, 13B, two groups of dummy word lines 12A, 12B accessing respectively each fixed dummy cell 21A, 21B of each dummy cell column, and a dummy cell control circuit 9 selecting dummy word line 12A, 12B.例文帳に追加

それぞれ固定ダミーセル２１Ａ，２１Ｂ及びダミービット線１３Ａ，１３Ｂを有する２組のダミーセル列と、各ダミーセル列の各々の固定ダミーセル２１Ａ，２１Ｂをそれぞれアクセスする２組のダミーワード線１２Ａ，１２Ｂと、ダミーワード線１２Ａ，１２Ｂの選択を行うダミーセル制御回路９とを備える。 - 特許庁

This ferroelectric memory is provided with bit lines, word lines arranged so as to intersect to the bit lines, and a memory cell 1 arranged between the bit lines and the word lines and comprising a ferroelectric capacitor 2 and one diode 3 connected to the ferroelectric capacitor 2 in series.例文帳に追加

この強誘電体メモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置され、強誘電体キャパシタ２と強誘電体キャパシタ２に直列に接続された１つのダイオード３とを含むメモリセル１とを備えている。 - 特許庁

The memory is provided with bit lines BL0 to BL7, word lines WL0 to WL7 which are arranged to cross the bit lines BL0 to BL7 and a memory cell array 1 which is connected between the bit lines BL0 to BL7 and the word lines WL0 to WL7 and includes memory cells that hold data "1" or data "0".例文帳に追加

このメモリは、ビット線ＢＬ０〜ＢＬ７と、ビット線ＢＬ０〜ＢＬ７と交差するように配置されたワード線ＷＬ０〜ＷＬ７と、ビット線ＢＬ０〜ＢＬ７とワード線ＷＬ０〜ＷＬ７との間に接続され、データ「１」またはデータ「０」を保持するメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

The variable resistance memory device has bit lines BL, a plurality of plate lines PL, and a memory cell in which a variable cell resistance Rcell and an access transistor AT are connected in series between a corresponding plate line PL and a corresponding bit line BL.例文帳に追加

ビット線ＢＬと、複数のプレート線ＰＬと、可変セル抵抗ＲcellとアクセストランジスタＡＴを、対応するプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルを有する。 - 特許庁

A cell transmission line managing part 17 decides the increase or decrease of virtual lines for each horizontal scanning line according to the variety of the cells to be transmitted, and a cell assignment controlling part 20 assigns and transmits the cells to the virtual lines.例文帳に追加

セル送出回線管理部１７は、送信するセルの多寡に応じて水平走査線毎に仮想回線の増減を決定し、セル振り分け制御部２０はセルを仮想回線に振り分けて送信する。 - 特許庁

In the same way as word lines RWL0, RWL1 for reference cell used at read-out of a memory cell, for example, two lines are provided, reference cells RC0, RC1 having the same threshold value are connected respectively to each word line.例文帳に追加

メモリセル読み出し時に使用するリファレンスセル用ワード線ＲＷＬ０，ＲＷＬ１のように例えば２本用意し、各々のワード線には同じ閾値のリファレンスセルＲＣ０，ＲＣ１をそれぞれ接続する。 - 特許庁

Consequently, a magnetic field generated by bit lines and digit lines is collected to the magnetic collection spacer, and is effectively transmitted to the magnetoresistance memory cell.例文帳に追加

これによって、ビットライン及びデジットラインにより発生した磁場が前記磁気集束スペーサに集束し、前記磁気抵抗記憶セルに効率的に伝達する。 - 特許庁

A memory cell array 1 has a ferroelectric capacitor of which one end is connected to bit lines BL, BBL via a transistor and the other end is connected to plate lines PL, BPL.例文帳に追加

メモリセルアレイ１は、トランジスタを介して一端がビット線ＢＬ，ＢＢＬに、他端がプレート線ＰＬ，ＢＰＬに接続される強誘電体キャパシタを持つ。 - 特許庁

A memory cell has a structure that four word lines 2 are provided on one active region 1 and two word lines 2 are provided in a region 8 corresponding to one bit.例文帳に追加

メモリセルで、一つの活性領域１上に四本のワード線２を設け、一ビット対応領域８で、二本のワード線２を有した構造である。 - 特許庁

The nonvolatile semiconductor memory device is equipped with: a memory cell array MA configured by arraying memory cells MC; word lines WL; bit lines BL, and a control circuit 3.例文帳に追加

不揮発性半導体記憶装置は、メモリセルＭＣを配列してなるメモリセルアレイＭＡと、ワード線ＷＬと、ビット線ＢＬと、制御回路３とを備える。 - 特許庁

A memory cell array 1 includes a plurality of memory cells arranged in rows and columns and a plurality of word lines and a plurality of bit lines connected to the memory cells.例文帳に追加

メモリセルアレイ１は、複数のメモリセルが行及び列に配置され、前記メモリセルに接続される複数のワード線及び複数のビット線を有する。 - 特許庁

First and second word lines of the dual port memory are simultaneously activated so that all four bit lines associated with the cell also move at the same time.例文帳に追加

デュアルポートメモリセルの第１および第２のワード線は、当該セルに関連付けられる４本のビット線すべてが同時に移動するように同時に活性化される。 - 特許庁

The device has a memory cell array having a plurality of CMOS static type memory cells provided at the intersections of a plurality of word lines and a plurality of complementary bit lines.例文帳に追加

複数のワード線と複数の相補ビット線の交差部に設けられた複数のＣＭＯＳスタティック型メモリセルを有するメモリセルアレイを有する。 - 特許庁

At a main body memory cell part 2, a plurality of word lines 12 are provided at regular intervals (b), while a plurality of bit lines 13 provided of regular intervals (a).例文帳に追加

本体メモリセル部２には、複数本のワード線１２が等間隔ｂで配置され、複数本のビット線１３が等間隔ａで配置されている。 - 特許庁

An SRAM cell 1 comprises inverters 10, 20; n-type FETs (field effect transistors) 32, 34, 36, 38; word lines 42, 44 and bit lines 46, 48.例文帳に追加

ＳＲＡＭセル１は、インバータ１０，２０、Ｎ型ＦＥＴ（電界効果トランジスタ）３２，３４，３６，３８、ワード線４２，４４、およびビット線４６，４８を備えている。 - 特許庁

In this way, word lines WL 0 to 31 of the memory cell array 10 are driven simultaneously by the row decoder 20 and the row decoder 30 for word lines.例文帳に追加

こうして、メモリセルアレイ１０のワード線ＷＬ０〜３１を、ロウデコーダ２０とワード線用ロウデコーダ３０とによって同時に駆動する構成となっている。 - 特許庁

This memory is provided with a block constituted of a plurality of memory cells in which memory cell units for storing data are connected to the same bit lines and different word lines.例文帳に追加

データを格納するメモリセルユニットが同一ビット線に接続され且つ異なるワード線に接続された複数のメモリセルで構成されるブロックを設ける。 - 特許庁

At a normal operation time, read/write of data to a desired cell can be made by activation of two lines simultaneously from word lines WL1 to WL6.例文帳に追加

通常動作時においては、ワード線ＷＬ１〜ＷＬ６を同時に２本活性化することにより所望のセルへのデータの読み書きを可能にする。 - 特許庁

Programming voltage is applied to a DRAM memory cell consisting of word lines, bit lines, transistors, and capacitive storing devices to fully employ the functions of a non-volatile memory.例文帳に追加

不揮発性メモリの機能を発揮させるために、プログラミング電圧をワード線、ビット線、トランジスタ、および容量記憶デバイスからなるＤＲＡＭメモリ・セルに印加する。 - 特許庁

Two center lines which are parallel lines to some one axis among coordinate axes, passing the center on the surface are taken into consideration on each surface constituting the cell.例文帳に追加

セルを構成する各面には、その面上でその中心を通り、座標軸のうちの何れか一つと並行な線である中心線を２本、考慮する。 - 特許庁