「CELL-LINES」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

Two sets of memory cell arrays U and L are provided, reference cells RCELLU and RCELLL discharging respective bit lines, when they are selected are connected to respective bit lines BITUn and BITLn.例文帳に追加

２組のメモリセルアレイＵ・Ｌが設けられ、それぞれのビット線ＢＩＴＵｎ・ＢＩＴＬｎには、選択されたときに各ビット線をディスチャージするリファレンスセルＲＣＥＬＬＵ・ＲＣＥＬＬＬが接続されている。 - 特許庁

In constitution having regular bit lines (BL, /BL) and refresh bit lines (RBL, /RBL), a memory cell MC is constituted of four transistors and two capacitors, complementary data is read out always to a pair of bit line.例文帳に追加

正規ビット線（ＢＬ，／ＢＬ）とリフレッシュビット線（ＲＢＬ，／ＲＢＬ）を有する構成において、メモリセルＭＣを、４トランジスタ／２キャパシタで構成し、対をなすビット線に、常に相補データが読出されるように構成する。 - 特許庁

In memory cell arrays MA0-3, memory cells MC in which rectifiers Di and variable resistive elements VR are connected in series are arranged on intersection points of a plurality of bit lines BL and word lines WL.例文帳に追加

メモリセルアレイＭＡ０−３は、整流素子Ｄｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを複数のビット線ＢＬ及びワード線ＷＬの交差部に配置してなる。 - 特許庁

Assembled pipe lines 11, 21, 11... commonly used among each cooler and assembled pipe lines 12, 22, 12... for discharging a cooling medium are integrally formed in the discharge cell in the module laminating direction.例文帳に追加

各冷却器間で共用される冷媒供給用の集合管路１１，２１，１１・・及び冷媒排出用の集合管路１２，２２，１２・・を、放電セル内にモジュール積層方向へ一体的に形成する。 - 特許庁

Read-word lines RWL are arranged corresponding respectively to rows of a memory cell MC arranged in matrix, and bit lines BL and a reference voltage wiring SL are arranged corresponding respectively to columns.例文帳に追加

行列状に配置されたメモリセルＭＣの行にそれぞれ対応して、リードワード線ＲＷＬが配置され、列にそれぞれ対応してビット線ＢＬおよび基準電圧配線ＳＬが配置される。 - 特許庁

In a solar cell panel, a solar cell film 2 is configured to have a flexible thin-film photoelectric conversion layer between a pair of electrodes and is bent into a corrugated plate shape so as to form a plurality of lines of ridges 2a in parallel with one side of the solar cell film, and the solar cell film 2 is disposed on a support 3.例文帳に追加

本発明の太陽電池パネルは、可撓性を有する薄膜光電変換層を—対の電極間に備えてなる太陽電池フィルム２を、その—辺に平行な複数列の畝２ａを成すように屈曲して波板状とし、この太陽電池フィルム２を支持体３上に配設してなる。 - 特許庁

An EEPROM is mounted, the array comprises a plurality of a NROM memory cell, each memory cell is connected to one word line and two word lines, each NROM cell is erasable individually and programmable individually without disturbing a cell being not yet selected.例文帳に追加

ＥＥＰＲＯＭアレイも記載され、該アレイは、複数のＮＲＯＭメモリセルを含み、各メモリセルは、１本のワード線および２本のワード線に接続され、各ＮＲＯＭセルは、選択されていないセルをあまり外乱することなく、個々に消去可能であると共に個々にプログラム可能である。 - 特許庁

The semiconductor storage device comprises a row decoder, a first cell array arranged in one side of the row decoder, a second cell array arranged in the other side of the row decoder, word lines arranged on the row decoder corresponding to the predetermined row address of the first cell array, and a wiring layer for terminating the word lines corresponding to the predetermined row address of the second cell array.例文帳に追加

半導体記憶装置は、行デコーダ部と、前記行デコーダ部の一方に配置された第１のセルアレイと、前記行デコーダ部の他方に配置された第２のセルアレイと、前記行デコーダ部上に配置され、前記第１のセルアレイの所定の行アドレスに対応するワード線と前記第２のセルアレイの前記所定の行アドレスに対応するワード線を短絡する配線層とを有する。 - 特許庁

To reduce necessary space and to introduce respective bit lines in a pair of bit lines by means of closing intervals in a circuit, which is obtained by combining a precharge circuit and an equalization circuit for a semiconductor memory array, formed of a memory cell field having a plurality of pairs of bit lines.例文帳に追加

多数のビットラインペアを有するメモリセルフィールドから成る半導体メモリアレイのためのプリチャージ回路と等化回路が組み合わせられた回路において、所要スペースが小さく、ビットラインペアにおける各ビットラインを互いに間隔を詰めて案内できるようにする。 - 特許庁

A pre-charge circuit 46 fixes the central bit line to pre-charge voltage, which is selected out of a bit line BL3 connected to the memory cell MC12, four bit lines, and five bit lines being adjacent to it, on the other hand, put other bit lines in a floating state by pre-charge voltage.例文帳に追加

プリチャージ回路４６は、メモリセルＭＣ12に接続されたビット線ＢＬ3とそれに隣接する４本のビット線との５本のビット線のうち、中央のビット線をプリチャージ電圧に固定する一方、残りのビット線をプリチャージ電圧でフローティング状態にする。 - 特許庁

A memory cell array 100 is provided with m rows and n columns of ferroelectric memory cells M00 to M77, bit lines BL0 to BL7 and BLb0 to BLb7 arranged in a row direction, and word lines WL0 to WL7 and plate lines PL0 to PL7 arranged in a column direction.例文帳に追加

メモリセルアレイ１００には、ｍ行ｎ列の強誘電体メモリセルＭ００〜Ｍ７７と、行方向に配置されたビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７と、列方向に配置されたワード線ＷＬ０〜ＷＬ７およびプレート線ＰＬ０〜ＰＬ７とが設けられる。 - 特許庁

The nonvolatile semiconductor memory device is provided with a plurality of memory cells arranged in a matrix state, a plurality of bit lines extended in the row direction, a plurality of word lines and a plurality of reset signal lines extended in the column direction, and a cell plate line connected to the plurality of memory cells.例文帳に追加

不揮発性半導体記憶装置は、行列状に配置された複数のメモリセルと、行方向に延びる複数のビット線と、列方向に延びる複数のワード線及び複数のリセット信号線と、複数のメモリセルと接続されたセルプレート線とを備えている。 - 特許庁

For data reading, a pair of bit lines (BL and BLX) is precharged to a GND level and a dummy cell (14) is charged with a voltage VDD.例文帳に追加

データ読み出しに当たって、ビット線対（ＢＬ，ＢＬＸ）をＧＮＤレベルにプリチャージし、ダミーセル（１４）を電圧ＶＤＤで充電する。 - 特許庁

The number of lines per unit memory cell is reduced by sharing a bit line by a writing transistor and a reading transistor.例文帳に追加

書き込み用トランジスタと読み出し用トランジスタで、共通のビット線を使用することで、単位メモリセル当たりの配線数を削減する。 - 特許庁

The first to fourth wiring lines are connected to one-end sides of a plurality of first to fourth cell units U1 to U4 having a plurality of memory cells.例文帳に追加

第１〜第４配線のそれぞれは、複数のメモリセルを有する複数の第１〜第４セルユニットＵ１〜Ｕ４の一端と接続される。 - 特許庁

Also relates to the host cell lines and non-human transgenic animals capable of expressing biologically active chimeric transactivator proteins.例文帳に追加

また、生物学的に活性なキメラトランスアクティベータータンパク質を発現する能力を持つ、宿主細胞系および非ヒトトランスジェニック動物。 - 特許庁

To provide a semiconductor device capable of suppressing coupling noise between adjacent bit lines of a memory cell array in which a bit line configuration is hierarchized.例文帳に追加

ビット線構成が階層化されたメモリセルアレイの隣接ビット線間のカップリングノイズを抑制可能な半導体装置を提供する。 - 特許庁

The two memory cell arrays respectively have corresponding word lines extending in a row direction of a matrix.例文帳に追加

互いに異なる種類の２つのメモリセルアレイそれぞれには、それぞれに対応するワード線が上記マトリクスの行方向に延設されている。 - 特許庁

To accurately execute reading of a memory cell without discharging respective bit lines before reading, in a semiconductor nonvolatile memory.例文帳に追加

半導体不揮発性メモリにおいて、読み出し前に各ビット線をディスチャージしなくても、メモリセルの読み出しを正確に実行できるようにする。 - 特許庁

Two bit lines BL1 and BL2 of the SRAM cell are respectively set to a low voltage state (Low) and a high voltage state (High).例文帳に追加

ＳＲＡＭセルの２本のビット線ＢＬ１，ＢＬ２をそれぞれ低電圧状態（Ｌｏｗ）、高電圧状態（Ｈｉｇｈ）にする。 - 特許庁

First, the plasma display is in a reset period and uniformalizes the wall charge distribution in a cell by driving the scan lines using a scan voltage.例文帳に追加

最初に、プラズマディスプレイはリセット周期にあり、走査電圧を用いて走査線を駆動してセルにおける壁電荷分布を一様にする。 - 特許庁

The solar cell element lines 10L are juxtaposed in X direction with adhesive layers 11 sandwiched therebetween, and are arranged on the upper surfaces of common electrodes 3.例文帳に追加

そして、太陽電池素子列１０Ｌを、接着層１１を挟んでＸ方向に並設して、共通電極３の上面に配設した。 - 特許庁

A memory cell 100 utilizes a storage element 18, a multiplexer 121, first and second bit lines 32, 34, first and second switching elements 26, 28, and a switching mechanism 137.例文帳に追加

本発明のメモリセル(100)は、記憶素子(18)、マルチプレクサ(121)、第1と第2のビットライン(32,34)、第1と第2のスイッチング素子(26,28)、及びスイッチング機構(137)を利用する。 - 特許庁

To provide a method of forming a fine pattern in a semiconductor element so that CD control is possible, and spaces between cell lines are different from one another.例文帳に追加

ＣＤ制御を可能にし且つセルのライン間のスペースを異にするための半導体素子の微細パターン形成方法の提供。 - 特許庁

A memory cell array region 10 is divided into row blocks11A, 11B for every sub-bit line 40 in which a main bit lines 30 are made to be hierarchy.例文帳に追加

メモリセルアレイ領域１０は、メインビット線３０を階層化したサブビット線４０毎にローブロック１１Ａ，１１Ｂに分割されている。 - 特許庁

Any one memory cell out of memory cells connected to these word lines is selected by a selecting transistor, and only the data is read out on a bit line.例文帳に追加

これらワード線に接続されたメモリセルのうちの何れかを選択トランジスタで選択して、そのデータだけをビット線上に読み出す。 - 特許庁

To provide a solar cell module and its connecting method which connects the cables and/or ground lines easily at a low cost.例文帳に追加

ケーブル及び／またはアース線との接続を容易かつ低コストにて行える太陽電池モジュール及びその接続方法を提供する。 - 特許庁

The first decoder supplies decode-signals W11, W12,... to each control gate of cell transistors of the same row via the row lines.例文帳に追加

上記第１のデコーダは、同一行のセルトランジスタの各制御ゲートに、上記行線を介してデコード信号Ｗ11，Ｗ12,…を供給する。 - 特許庁

Also disclosed are a variety of high-capacity adenovirus vectors and related compositions and kits including the disclosed cell lines and vectors.例文帳に追加

本発明はまた種々の高キャパシティーアデノウイルスベクターおよび記載の細胞系およびベクターを含む関連組成物およびキットも記載する。 - 特許庁

Extracts from these plants have been found to show selective cytotoxicity against several different cancer cell lines.例文帳に追加

これらの植物からの抽出物は、いくつかの異なる癌細胞株に対して選択的細胞傷害性を示すことが見い出されている。 - 特許庁

Use of the polynucleotides in applications including immunization, production of packaging cell lines, and production of HIV polypeptides is also provided.例文帳に追加

免疫、パッケージング細胞株の産生、およびＨＩＶポリペプチドの産生を含む適用におけるポリヌクレオチドの使用もまた、提供される。 - 特許庁

At this time, as all word lines in a selection block are Vread, VDD is transferred to channels of all memory cells in a cell unit.例文帳に追加

この時、選択ブロック内の全ワード線がＶｒｅａｄであるため、セルユニット内の全メモリセルのチャネルにＶＤＤが転送される。 - 特許庁

The memory cell unit can be applied for an AND type and a divided bit line NOR type as well, and the number of the selection gate lines may be plural.例文帳に追加

メモリセルユニットは、ＡＮＤ型或いは分割ビットラインＮＯＲ型にも適用でき、また選択ゲート線は複数本であってもよい。 - 特許庁

The panel is provided with a first electroluminescence cell driving circuit which drives electroluminescence cells and which is arranged at the intersections of a first gate line and data lines, and a second electroluminescence cell driving circuit which drives electroluminescence cells and which is arranged at the intersection of the gate lines excluding the first gate line and the data lines.例文帳に追加

本発明に基づくエレクトロ・ルミネッセンス・パネルは、前記第１ゲートラインと前記データラインの交差部に設置されて前記エレクトロ・ルミネッセンス・セルを駆動するための第１エレクトロ・ルミネッセンス・セル駆動回路と、前記第１ゲートラインを除いたゲートラインとデータラインの交差部に設置されて前記エレクトロ・ルミネッセンス・セルを駆動するための第２エレクトロ・ルミネッセンス・セル駆動回路とを具備する。 - 特許庁

Word lines WL are arranged so that gates of unit cells corresponding to cell blocks arranged in the y direction are connected commonly, and bit lines BL, BBL to which first terminals A of a plurality of cell blocks arranged across the word line WL in the x direction are commonly connected are arranged.例文帳に追加

ｙ方向に並ぶセルブロックの対応するユニットセルのゲートを共通接続するように、ワード線ＷＬが配設され、ワード線ＷＬと交差して、ｘ方向に並ぶ複数のセルブロックの第１の端子Ａが共通接続されるビット線ＢＬ，ＢＢＬが配設される。 - 特許庁

The collector electrode 12 comprises: a plurality of radial electrode lines 12a radially extended outward from a cell center; and a plurality of circular ring electrode lines 12b electrically connected with each radial electrode line 12a and arranged concentrically outward from the cell center.例文帳に追加

集電電極１２は、セル中心から放射状に外側に延びる複数の放射状電極線１２ａと、各放射状電極線１２ａと電気的に接続し、且つ、セル中心から同心状に外側に配置された複数の円形の環状電極線１２ｂとから構成されている。 - 特許庁

A column selection switch is incorporated in each storage cell by adding additional separated switches between storage cells 410a-410c of a storage node 402a-402c and bit lines of specific writing ports in order to prevent other storage cells connected to the same word lines of the same interleaved array from being affected by writing in a cell.例文帳に追加

セルの書き込みによって、同じインタリーブド・アレイの同じワード線に接続された他の記憶セルが影響を受けるのを阻止するため、記憶セルの記憶ノードと特定の書き込みポートのビット線の間に追加分離スイッチを追加することによって、列選択スイッチが、各記憶セルに組み込まれる。 - 特許庁

Power supply branch lines 121-1, 121-3 to 121-6, 121-8 to 121-11 corresponding to the logical unit cell line and power supply branch lines 121-2, 121-7, and 121-12 corresponding to the clock unit cell line are not directly connected but connected through a power supply trunk line 123 with each other.例文帳に追加

論理ユニットセル行に対応する電源支線１２１−１，１２１−３〜１２１−６，１２１−８〜１２１−１１と、クロックユニットセル行に対応する電源支線１２１−２，１２１−７，１２１−１２とは互いに直接には接続されず、電源幹線１２３を介してのみ接続される。 - 特許庁

The ATM switch 10 realizes two connections consisting of a P-P connection where an ATM cell can be sent/received between two lines and of a P-MP connection where an ATM cell received from a line is copied by the required number and outputted to a plurality of lines.例文帳に追加

ＡＴＭ交換装置１０では、２回線間で相互にＡＴＭセルを送受信する事が可能なＰ−Ｐコネクションと、ある回線から入力されたＡＴＭセルを、必要な分だけコピーして複数の回線に出力することが可能なＰ−ＭＰコネクションの２つのコネクションを実現する。 - 特許庁

During execution of forming operation in which the resistance state of a variable resistance element VR is set to a transition-enabled state with respect to a selection memory cell MC_11, the isolation latches 63, 83 brings the bit lines BL_0 and the word lines WL_2 to which a defective memory cell CPF is connected into a floating state.例文帳に追加

アイソレーションラッチ６３、８３は、選択メモリセルＭＣ＿１１に対して可変抵抗素子ＶＲの抵抗状態を遷移可能にするフォーミング動作を実行する際に、欠陥メモリセルＣＰＦが接続されたビット線ＢＬ＿０及びワード線ＷＬ＿２をフローティング状態にする。 - 特許庁

During a reading operation, the cell voltage of an L bit line for outputting L data of the bit lines BL and XBL are made lower than the cell voltage Vcc of a side for outputting H data in conjunction with a reduction in potential of the L bit line.例文帳に追加

読出し動作時には、ビット線BL，XBL のＬデータを出力するＬビット線のセル電圧を、Ｌビット線の電位低下に連動して、Ｈデータを出力する側のセル電圧Ｖccよりも低下させる。 - 特許庁

To provide a semiconductor storage device avoiding increase in the area of a memory cell array by dispensing with a dummy memory cell while keeping reducing effect of capacity between adjoining bit lines by employing a bit line cross method.例文帳に追加

ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。 - 特許庁

Since the source side local bit lines are coupled to a ground node at their both ends, the memory cell source resistance is reduced and the in-array positional dependency of the source resistance of the memory cell is reduced.例文帳に追加

ソース側ローカルビット線がその両端で接地ノードに結合されるため、メモリセルソース抵抗を低減することができまた、メモリセルのソース抵抗のアレイ内位置依存性を低減することができる。 - 特許庁

Each liquid crystal cell is charged via one of the signal lines by any amount between two saturated values so as to provide the display intensity corresponding to the liquid crystal cell.例文帳に追加

前記液晶セルはそれぞれ、当該液晶セルに対応する表示明度を提供するように、前記信号線のうちの１本を介して、２つの飽和値の間の任意の量を充電される。 - 特許庁

Information to inhibit or approve the rewrite of a memory cell in an memory cell array 30 is set to an inhibit information setting section 60 which outputs a security signal SEQi in the unit of word lines WLi.例文帳に追加

禁止情報設定部６０には、メモリセルアレイ３０中のメモリセルの書き換えを禁止または許可する情報が設定され、ワード線ＷＬｉ単位にセキュリティ信号ＳＥＱｉが出力されている。 - 特許庁