「CELL-LINES」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

Distances D1, D2, D3 from PMOS transistors 21, 22, 23 positioned at the ends of the standard cell lines 11, 12, 13 to the end of the N wells are spread so as to be equal to or wider than a width W1 of the N wells shared by the standard cell lines 12, 13.例文帳に追加

スタンダードセル列１１，１２，１３の端に位置するＰＭＯＳトランジスタ２１，２２，２３からＮウェルの端までの距離Ｄ１，Ｄ２，Ｄ３が、スタンダードセル列１２，１３に共有されたＮウェルの幅Ｗ１以上になるように、拡げられている。 - 特許庁

An MRAM device comprises: MTJ memory cells placed in a matrix; multiple bit lines corresponding to memory cell columns; multiple digit lines corresponding to memory cell rows; and a write current regulation part which regulates amperage of write current to be passed through the bit lines and/or the digit lines, for proper data write into each of the MTJ memory cells.例文帳に追加

ＭＲＡＭデバイスは、行列状に配置されたＭＴＪメモリセルと、メモリセル列に対応して配置される複数のビット線と、メモリセル行に対応して配置される複数のディジット線と、各ＭＴＪメモリセルに正常にデータ書込を行なうために、ビット線および／またはディジット線に流すべき書込電流の電流量を調整する書込電流調整部と備える。 - 特許庁

An output line LO11 between a driver cell 11 and a receiver cell 21 and an output line LO12 between a driver cell 12 and a receiver cell 22 are adjacently disposed at an inter-wiring distance of ≤0.42 nm (three times of the wiring width of the output lines LO11 and LO12).例文帳に追加

ドライバセル１１〜レシーバセル２１間の出力線ＬＯ１１とドライバセル１２〜レシーバセル２２間の出力線ＬＯ１２との間とは０．４２ｎｍ（出力線ＬＯ１１，ＬＯ１２の配線幅の３倍）以下の配線間距離を隔てて隣接配置されている。 - 特許庁

A semiconductor memory device includes word lines WLj and bit lines BLi which are formed to cross each other, and a memory cell array including memory cells MC disposed at crossing sections of these lines and configured by connecting diodes DI and variable resistors VR in series.例文帳に追加

互いに交差するように形成されたワード線ＷＬｊ及びビット線ＢＬｉと、これら配線の各交差部に配置され、ダイオードＤＩと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを含むメモリセルアレイとを備える。 - 特許庁

The second memory cell string includes a plurality of second word lines that cross the active region between a second ground selection line and a second string selection line and the same first arrangement interval is provided between adjoining lines in the plurality of the second word lines.例文帳に追加

第２メモリーセルストリングは、第２接地選択ライン及び第２ストリング選択ラインの間の活性領域を横切る複数の第２ワードラインを含み、同じ第１配置間隔が複数の第２ワードラインの中の隣り合うラインの間に提供される。 - 特許庁

The first memory cell string including a plurality of first word lines that cross the active region between a first ground selection line and a first string selection line and a first arrangement interval is provided between adjoining lines in the plurality of the first word lines.例文帳に追加

第１メモリーセルストリングは、第１接地選択ライン及び第１ストリング選択ラインの間の活性領域を横切る複数の第１ワードラインを含み、複数の第１ワードラインの中の隣り合うラインの間に第１配置間隔が提供される。 - 特許庁

Word lines are made hierarchy, qlobal word lines driven in accordance with a row address and local word lines driven in accordance with a column enable-signal are provided, a memory cell group is selected by a local word line, and write-in is performed.例文帳に追加

ワード線を階層化し、ロウアドレスに応じて駆動されるグローバルワード線と、グローバルワード線に印加される信号及びカラムイネーブル信号に応じて駆動されるローカルワード線を設けて、ローカルワード線によってメモリセルグループを選択し、書き込みを行う。 - 特許庁

The word lines 56, 57 and the bit line 55 are transmitted onto the memory cell 51 and are directed at least intrinsically perpendicular to each other.例文帳に追加

該語線５６、５７および該ビット線５５は、該メモリセル５１上に伝達され、少なくとも本質的に互いに垂直に向けられる。 - 特許庁

To improve the pitch of a nonvolatile memory device by reducing the number of lines for each cell, in a NAND flash memory structure.例文帳に追加

ＮＡＮＤフラッシュメモリ構造において、各セルについてライン数を削減して、不揮発性メモリデバイスのピッチを改善すること。 - 特許庁

After this voltage is stored again in the reference cell, a SH2 signal is made 'high', and the bit lines are pre-charged sufficiently to a ground level.例文帳に追加

この電圧が基準セルに再記憶された後、ＳＨ２信号が「ハイ」となり、ビット線は接地レベルに十分プリチャージされる。 - 特許庁

In this memory, tunnel magneto resistance elements TMRs constituting an MTJ (magnetic tunneling junction) memory cell are connected among sub-bit lines SBLs and straps SLs.例文帳に追加

ＭＴＪメモリセルを構成するトンネル磁気抵抗素子ＴＭＲは、サブビット線ＳＢＬとストラップＳＬとの間に接続される。 - 特許庁

The dummy access transistor ATRd is turned on in response to activation of column selection lines CSL1 to CSLm of a corresponding memory cell array.例文帳に追加

ダミーアクセストランジスタＡＴＲｄは、対応するメモリセル列のコラム選択線ＣＳＬ１〜ＣＳＬｍの活性化に応答してオンする。 - 特許庁

IMMORTAL HUMAN PROSTATE EPITHELIAL CELL LINES AND CLONES AND THEIR APPLICATIONS IN RESEARCH AND THERAPY OF PROSTATE CANCER例文帳に追加

ヒト前立腺上皮不死細胞の細胞株およびクローンおよびそれらの研究および前立腺癌治療に対する応用 - 特許庁

For a pair of bit lines BL and XBL, the power source modules 5a and 5b are disposed on the periphery of a side opposite a memory cell array part 3.例文帳に追加

１対のビット線BL，XBL に対して、メモリセルアレイ部３のそれぞれ反対側の周辺に電源モジュール５ａ，５ｂを設ける。 - 特許庁

The cell plate line CP is fixed to the potential roughly equal to the grounding potential (0V) and the bit lines BL0-BL1 are driven to positive and negative voltages.例文帳に追加

セルプレート線ＣＰを接地電位（０Ｖ）にほぼ等しい電位に固定して、ビット線ＢＬ０〜１を正負電圧に駆動する。 - 特許庁

To improve the pitch of a nonvolatile memory device by reducing the number of lines of each cell in a NAND flash memory structure.例文帳に追加

ＮＡＮＤフラッシュメモリ構造において、各セルについてのライン数を削減して、不揮発性メモリデバイスのピッチを改善すること。 - 特許庁

When a depression Tr(transistor) due to excess erase exists on respective bit lines of the memory cell array, only '1' is outputted from the output data.例文帳に追加

メモリセルアレイの各ビット線に過消去によるディプレッションＴｒがあると、出力データからは"１"しか出力されない。 - 特許庁

To provide a semiconductor memory device which can store binary data by dynamic operation in a small cell area with a fewer signal lines.例文帳に追加

小さいセル面積で且つ少ない信号線で二値データのダイナミック記憶を可能とした半導体メモリ装置を提供する。 - 特許庁

Uses of the polypeptides in applications including immunization, generation of packaging cell lines, and production of HIV polypeptides are also described.例文帳に追加

免疫、パッケージング細胞株の産生、およびＨＩＶポリペプチドの産生を含む適用におけるポリヌクレオチドの使用もまた、記載される。 - 特許庁

To provide a SRAM cell or the like in which a cost can be reduced by decreasing the number of bit lines being connected.例文帳に追加

接続するビットラインの数を減少させることにより、コストを低減することができるＳＲＡＭセル等を提供する。 - 特許庁

To provide a semiconductor device that allows element isolation between word lines and allows microfabrication of a memory cell, and to provide a method of manufacturing the same.例文帳に追加

ワードライン間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供する。 - 特許庁

Stored data of a memory cell 10i,j connected to a word line WLi is outputted to bit lines BLj, /BLj.例文帳に追加

選択されたワード線ＷＬｉに接続されたメモリセル１０_ｉ，ｊの記憶データが、ビット線ＢＬｊ，／ＢＬｊに出力される。 - 特許庁

A plurality of plate lines PL, BPL to which second terminals B of the cell block are connected are arranged in parallel to the word line WL.例文帳に追加

ワード線ＷＬと並行して、セルブロックの第２の端子Ｂが接続される複数のプレート線ＰＬ，ＢＰＬが配設される。 - 特許庁

The first decoder activates word lines in the unit of memory cell group on the basis of a first address and the n pieces of bits within a second address.例文帳に追加

第１デコーダは、第１アドレスと第２アドレス内のｎ個のビットとに基づいてメモリセルグループの単位でワード線を活性化する。 - 特許庁

Each interconnection line in which the lengths are optimized is ended by the leaf cell in the array, with which the interconnection lines are brought into contact lastly.例文帳に追加

長さを最適化した各相互接続線は、その相互接続線が最後に接触するアレイ内のリーフ・セルで終了する。 - 特許庁

We got no live phone lines into the building, and it's gonna take an hour minimum to sweep for any cell numbers that might be inside.例文帳に追加

建物内の電話回線は使用不能 最低でも後一時間はかかります 建物内の携帯番号を割り出します - 映画・海外ドラマ英語字幕翻訳辞書

the occurrence of 2 or more cell lines with different genetic or chromosomal make-up, within a single individual or tissue. 例文帳に追加

単一の個体または組織内に、異なる遺伝子または染色体構成を有する2つ以上の細胞系列が発生すること。 - PDQ®がん用語辞書 英語版

The memory is provided with; a memory core section comprising a plurality of cell array blocks equipped with a plurality of nonvolatile memory cells, a plurality of word lines, and a plurality of bit lines; and a means to erase data simultaneously in a plurality of memory cells in one cell array block and write data in the plurality of memory cells in the plurality of cell array blocks simultaneously.例文帳に追加

複数の不揮発性のメモリセルと複数のワード線と複数のビット線を備えたセルアレイブロックを複数有するメモリコア部と、１つのセルアレイブロック内の複数のメモリセルについて同時にデータを消去し、複数のセルアレイブロック内の複数のメモリセルに同時にデータを書込む手段とを具備する。 - 特許庁

Output signal lines 104a and 104b adjacent to respective charge storage parts 109a and 109b of a pixel cell 101a and a pixel cell 101b, and arranged in parallel with each other are formed.例文帳に追加

画素セル１０１ａおよび画素セル１０１ｂの各電荷蓄積部１０９ａ、１０９ｂに隣接し、且つ、互いに並設された出力信号線１０４ａ、１０４ｂが設けられている。 - 特許庁

When a memory cell MC12 is read out, a discharge transistor selecting circuit 47 discharges selectively a bit line BL2 connected to the memory cell MC12 and two bit lines BL0, BL1 being adjacent to it.例文帳に追加

放電トランジスタ選択回路４７は、メモリセルＭＣ12を読み出す際に、メモリセルＭＣ12に接続されたビット線ＢＬ2とそれに隣接する２本のビット線ＢＬ0,ＢＬ1とを選択的に放電する。 - 特許庁

A DRAM 31 is provided with plural cell blocks BLK0-BLK3, and block control circuits 33a-33d supplying pre-charge signals PR0-PR3 pre- charging bit lines of each cell blocks BLK0-BLK3.例文帳に追加

ＤＲＡＭ３１は、複数のセルブロックBLK0〜BLK3と、各セルブロックBLK0〜BLK3のビット線をプリチャージするプリチャージ信号ＰＲ０〜ＰＲ３を供給するブロック制御回路３３ａ〜３３ｄを備えている。 - 特許庁

The cell power source of memory cells 2 is divided into two systems of power source modules 5a and 5b, and cell voltages Vcell_a and Vcell_a are supplied to independent power source lines 50H_1 and 50H_2 by CMOS inverters 20a and 20b.例文帳に追加

メモリセル２のセル電源を電源モジュール５ａ，５ｂの２系統に分け、各ＣＭＯＳインバータ２０ａ，２０ｂに、独立の電源線５０Ｈ_1，５０Ｈ_2で、各セル電圧Ｖcell_ａ，Ｖcell_ａを供給する。 - 特許庁

To provide a more efficient recombinant cell line having low RCA content and producing a replication-defective adenovirus at a production level of e.g. the production of a wild-type adenovirus from 293 cell lines.例文帳に追加

少ないＲＣＡを有し、２９３細胞株からの野生型アデノウイルス産生のような産生レベルで、複製欠損アデノウイルスを産生するより効率的な組換え細胞株を提供する。 - 特許庁

The device is formed in a manner that a one-port memory cell array 11 and a two-port memory cell array 12 on which a plurality of word lines WL 1 for a first port is commonly provided are mixed on one chip.例文帳に追加

共通に第１ポート用ワード線ＷＬ１が設けられる１ポートメモリセルアレイ１１と２ポートメモリセルアレイ１２とを１チップ上に混在させて半導体記憶装置を構成する。 - 特許庁

Thus the channel voltage of a memory cell with a write data '110' and the channel voltage of a memory cell with a write data '10x' are boosted to specified write potentials by the capacitive coupling with word lines.例文帳に追加

これにより、書き込みデータが「１１０」のメモリセルのチャネル電圧、「１０ｘ」のメモリセルのチャネル電圧を、ワード線との容量結合によって所定の書き込み電位にブーストする。 - 特許庁

Data transfer lines extending in a column direction of the matrix of the two memory cell arrays of different types are shared by the two memory cell arrays.例文帳に追加

また、互いに異なる種類の２つのメモリセルアレイにおける上記マトリックスの列方向に延設されたデータ転送線は、互いに異なる種類の２つのメモリセルアレイにおいて共用されている。 - 特許庁

The total resistance of bit lines is reduced by making the bit line diffusion layer on which no transistor is formed broader in width or higher in concentration in the flat cell type memory cell area of the semiconductor device.例文帳に追加

フラットセル型メモリセル領域にてトランジスタを形成しないビット線拡散層を幅広とするか、または拡散層濃度を高くすることにより、ビット線全体としての抵抗を低くする。 - 特許庁

When a memory cell cell is not selected, a recover bar signal is low, NOR circuits 4, 5 are low, PMOS transistors T4, T5 are turned on, and bit lines BL, BL bar are pre-charged.例文帳に追加

メモリセルｃｅｌｌが選択されていない時、recover バー信号がローでＮＯＲ回路４、５がローになってＰＭＯＳトランジスタＴ４，Ｔ５がオンになり、ビット線ＢＬ，ＢＬバーをプリチャージする。 - 特許庁

A program voltage is applied to the selected word lines and a first voltage is applied to the bit line BL3 connected to the third cell to program the third cell to the PV3 state.例文帳に追加

選択されたワード線にプログラム電圧を印加し、第３セルに連結されたビット線ＢＬ３には第１電圧（例えば０Ｖ）を印加して第３セルをＰＶ３状態にプログラムする。 - 特許庁

To reduce chamfering process of edges of a cell and to prevent disconnection of signal lines on an FPC(flexible printed circuit) in a liquid crystal display in which the cell and the FPC are bonded with thermocompression.例文帳に追加

セルとＦＰＣとが熱圧着された液晶表示装置において、セルのエッジに面取りを行う工程を削減すると共に、ＦＰＣ上の信号線の断線を防止する。 - 特許庁

When returning from the power-down mode to the normal operation mode, the semiconductor storage device sequentially precharges only the bit lines BL and /BL of a memory cell array block 11 to be accessed out of the plurality of memory cell array blocks.例文帳に追加

パワーダウンモードから通常動作モードへの復帰時には、複数のメモリセルアレイブロックのうち、アクセスされるメモリセルアレイブロック１１のビットラインＢＬ，／ＢＬのみを順次プリチャージする。 - 特許庁

Since the memory cell is connected to every two bit lines, in correspondence to a selected read word line RWL, a memory cell arrangement can be executed which is suitable for data reading based on the folding bit line configuration with no increase in cell size.例文帳に追加

選択されたリードワード線ＲＷＬに対応して、１本おきのビット線にメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。 - 特許庁

If the memory cell transistor is a conducting cell, after electric charges of corresponding bit lines BL0 to BLm are discharged, immediately, read operation and verify operation of a memory cell transistor selected by the word line WLr_i are started.例文帳に追加

もし、そのメモリセルトランジスタがコンダクティングセルの場合には、対応するビット線ＢＬ０〜ＢＬｍの電荷をディスチャージさせた後、直ちに、ワード線ＷＬｒ＿ｉによって選択されるメモリセルトランジスタの、リード動作およびヴェリファイ動作を開始する。 - 特許庁

Terminal parts of each liquid crystal cell 3 are arranged in a line along one side of a rectangular cell 4 lines with plural liquid cells 3, and also opening parts 13a of sealing parts 13 of each liquid crystal cell 3 are arranged in a line along the other side.例文帳に追加

複数の液晶セル３を連ねてなる短冊セル４の一辺に沿って各液晶セル３の端子部が一列に連なるとともに、他の一辺に沿って各液晶セル３のシール部１３の開口部１３ａが並ぶ構成とした。 - 特許庁

In this ATM cell transmission system, signals for which the ATM cell is divided into plural in a separation device are transmitted by plural subscribers, lines and the signals transmitted by the plural subscribers, lines are restored to the ATM cells by connecting them in a multiplexer.例文帳に追加

ATMセルを分離装置で複数に分割した信号を複数の加入者回線で伝送すると共に、複数の加入者回線で伝送された信号を多重化装置において結合することによってATMセルに復活させることを特徴とするATMセル伝送方式。 - 特許庁