「CELL-LINES」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The nonvolatile semiconductor memory is provided with a plurality of cell transistors CT11, CT12,..., a plurality of transistors for selection ST1, ST2,..., row lines, column lines, a first decoder 37 and a second decoder 39.例文帳に追加

不揮発性半導体記憶装置は、複数のセルトランジスタＣＴ11，ＣＴ12，…、選択用トランジスタＳＴ1 ，ＳＴ2 ，…、行線、列線、第１のデコーダ37及び第２のデコーダ37を備えている。 - 特許庁

The memory device includes a plurality of word lines, a memory cell array including a plurality of column lines and a plurality of memory cells, a row decoding section, a K bit prefetch section, and an output buffer section.例文帳に追加

メモリ装置は、複数のワードライン、複数のカラムライン、及び複数のメモリセルを含むメモリセルアレイ、ローデコーディング部、Ｋビットプリフェッチ部、及び出力バッファ部を含む。 - 特許庁

Further, after that, when writing is performed, writing is performed in the sense amplifier SA from signal lines LIO, RIO being I/O lines, writing is not performed for the memory cell.例文帳に追加

さらにその後、ライトを行う場合は、Ｉ／Ｏ線である信号線ＬＩＯ、ＲＩＯからセンスアンプＳＡに書き込みが行われ、メモリセルには書き込みを行わない。 - 特許庁

The column also includes a non-volatile memory cell having current carrying terminals coupled to the first and second signal lines and a control terminal coupled to one of the plurality of word-lines.例文帳に追加

その列は、第1および第2の信号線に結合される導電端子と、複数のワード線のうちの1つに結合される制御端子とを有する不揮発性メモリセルも備える。 - 特許庁

A memory array 20 has a plurality of cell units CU corresponding to intersections of word lines and bit lines arranged along respectively the row direction and the column direction.例文帳に追加

メモリアレイ２０は、行方向および列方向にそれぞれ沿って配置されるワード線およびビット線の交点に対応して、ハーフピッチ配置された複数のセルユニットＣＵを有する。 - 特許庁

In order to write data in the memory cell connected to the word line WL3, 20V is applied to the word line WL3, and 0V is applied to the word lines WL1, 5 of two adjacent word lines.例文帳に追加

ワード線ＷＬ３に接続されたメモリセルにデータを書込むために、ワード線ＷＬ３に２０Ｖ、二つ隣のワード線であるワード線ＷＬ１，５に０Ｖが印加される。 - 特許庁

Each of memory cell groups comprises: a plurality of word lines connected to respective rows of memory cells; and a plurality of pairs of bit lines connected to respective columns of memory cells.例文帳に追加

メモリセル群は、対応の行のメモリセルに接続された複数のワード線と、対応の列のメモリセルに接続された複数の一対のビット線とをそれぞれが有する。 - 特許庁

A memory cell MTJ is provided with write-word lines WWL and read-word lines RWL used for write-in and read-out of data respectively.例文帳に追加

ＭＴＪメモリセルに対しては、データ書込およびデータ読出にそれぞれ用いられるライトワード線ＷＷＬおよびリードワード線ＲＷＬが独立して設けられる。 - 特許庁

A memory cell array MA is configured by arranging memory cells MC composed of serially connected rectifying element Di and variable resistance element VR at intersections between pluralities of bit lines and word lines.例文帳に追加

メモリセルアレイＭＡは、整流素子Ｄｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを複数のビット線及びワード線の交差部に配置してなる。 - 特許庁

This semiconductor storage device includes a plurality of memory cell array blocks 32, and an array area 30 connected to a data I/O lines 41 amounting to k lines (k is a natural number).例文帳に追加

半導体記憶装置は複数のメモリセルアレイブロック３１を含むと共に、ｋ本（ｋは自然数）のデータ入出力線４１に接続されたアレイ領域３０を含む。 - 特許庁

A plurality of word lines 14 and a plurality of bit lines 16 are arranged respectively at both surfaces of a ferroelectric thin film 12 and a memory cell is constituted of one ferroelectric capacitor.例文帳に追加

強誘電体薄膜１２の両面に複数のワード線１４及び複数のビット線１６をそれぞれ配置し、メモリセルを一つの強誘電体キャパシタにて構成する。 - 特許庁

In the non-volatile semiconductor memory, a plurality of word lines (10_1, ...) and a plurality of bit lines (20_1, ...) are provided on a semiconductor substrate, and each memory cell, in each intersection wherein each word line intersects each bit line, is arranged.例文帳に追加

半導体基板上に複数本のワード線（１０＿１，…）と複数本のビット線（２０＿１，…）とが配置され、ワード線とビット線との交差部にメモリセルを有している。 - 特許庁

Standard cell lines 11, 12, 13, ... in each of which standard cells 10 are laterally disposed, are longitudinally disposed side by side.例文帳に追加

スタンダードセル１０が横方向に配置されたスタンダードセル列１１，１２，１３，…が、縦方向に並べて配置されている。 - 特許庁

That is, bit lines 1 are arranged in zigzag so that the channel region of each cell can be arranged so as to be checked.例文帳に追加

即ち、ビット線１をジグザグ上に配置することで、各セルのチャネル領域を市松模様状に配置する。 - 特許庁

In this case, bit lines BL form a line twist in a bit line twist region 8 in a memory cell field 1.例文帳に追加

この場合、メモリセルフィールド１において、ビットラインＢＬがビットラインツイスト領域８内でツイストを形成している。 - 特許庁

The gate, drain, and source lines of the lead transistor are respectively connected to the cell bit line, the read bit line, and a grounding conductor.例文帳に追加

リードトランジスタのゲート、ドレイン及びソース線は、それぞれ、セルビット線、リードビット線及び接地線に接続されている。 - 特許庁

A memory cell matrix 11 of a SRAM 10 includes memory cells C0a, C0b connected to the same pair of bit lines BL0z, BL0x.例文帳に追加

ＳＲＡＭ１０のメモリセルマトリックス１１は、同じビット線対ＢＬ０ｚ，ＢＬ０ｘに接続されたメモリセルＣ０ａ，Ｃ０ｂを含む。 - 特許庁

To stably provide a semiconductor apparatus having a memory cell for preventing a short circuit between word lines.例文帳に追加

ワードライン同士のショート発生しにくいメモリセルを備えた半導体装置を安定して実現できるようにする。 - 特許庁

Also, all word lines WL of the memory cell transistor 16 are set to a non-selection state by a multiplexer 19.例文帳に追加

また、マルチプレクサ１９によりメモリセルトランジスタ１６のワード線ＷＬを全て非選択状態に設定する。 - 特許庁

A row decoder 30 for word lines is arranged on the other side of the memory cell array 10 so as to face the row decoder 20.例文帳に追加

ロウデコーダ２０に対向する、メモリセルアレイ１０の他方の側には、ワード線用ロウデコーダ３０を配置する。 - 特許庁

The plurality of signal-line drawing portions are arranged around the memory cell array and are connected to the plurality of signal lines.例文帳に追加

複数の信号線引き出し部は、メモリセルアレイの周辺に配され、複数の信号線に接続されている。 - 特許庁

The memory cell is used in a NAND array where the memory operations are controlled by voltages on the word lines and column selectors.例文帳に追加

メモリ・セルは、メモリ操作がワード線及び列セレクタの電圧によって制御されるＮＡＮＤアレーで使用される。 - 特許庁

Source lines SL1 to SLn, and SLd0 and SLd1 with high electrical resistance are arranged in the same direction as that of the reference cell RMC.例文帳に追加

電気抵抗の高いソース線ＳＬ１〜ＳＬｎ，ＳＬｄ０，ＳＬｄ１は、リファレンスセルＲＭＣと同一方向に沿って配置される。 - 特許庁

In particular, new packaging cell lines are disclosed, for use in facilitating the development of high-capacity vectors.例文帳に追加

特に、高キャパシティーベクターの開発を促進するために使用する、新規パッケージング細胞系が記載されている。 - 特許庁

A pair of bit lines BL and bBL of a memory cell array 1 are connected to a sense amplification circuit 2 via a transfer gate 4.例文帳に追加

メモリセルアレイ１のビット線対ＢＬ，ｂＢＬはトランスファゲート４を介してセンスアンプ回路２に接続される。 - 特許庁

Dummy cells are arranged between the row decoder and the memory cell array in the column direction and dummy bit lines are connected to dummy cells.例文帳に追加

ローデコーダとメモリセルアレイ間にはダミーセルが列方向に配列され、ダミーセルにはダミービット線が接続されている。 - 特許庁

The Dummy BL and the Dummy/BL have wiring widths equal to bit lines in the memory cell array MCA.例文帳に追加

ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。 - 特許庁

A current is supplied to the write bit lines from a high voltage (VCC) higher than breakdown voltage of a cell transistor (CT).例文帳に追加

書込ビット線へは、セルトランジスタ（ＣＴ）の耐圧よりも高い高電圧（ＶＣＣ）から電流を供給する。 - 特許庁

If the cell and land lines weren't down, the power wasn't out, and the emergency radio didn't pick today to crap out on me.例文帳に追加

携帯と土地線が、止まってなければ パワーが出なかった と非常用のラジオも 今日はごみを出さなかった - 映画・海外ドラマ英語字幕翻訳辞書

In the method for reading data from a memory cell 120 selected from a memory cell array 100, the selected memory cell 120 is arranged between first and second write lines 130 and 132.例文帳に追加

メモリセルのアレイ(100)において選択されたメモリセル(120)からデータを読み取るための方法であり、この場合、選択されたメモリセル(120)は、第１の書き込み線(130)と第２の書き込み線(132)との間に配置される。 - 特許庁

To provide a vehicle loading type fuel cell decreasing the number of components without damaging the flow of fluid in a fuel cell constituted with a plurality of fuel cell lines and enhancing mounting density.例文帳に追加

複数列の燃料電池で構成される燃料電池において流体の流れを損なわずに部品点数が削減され、実装密度が向上する車両搭載型燃料電池を提供する。 - 特許庁

The nonvolatile semiconductor storage is provided with a memory cell array 2 having plural memory cells and a testing cell array 3 having plural testing cells, and the testing cells are connected to the memory cell array 2 with bit lines.例文帳に追加

不揮発性半導体記憶装置は複数のメモリセルを有するメモリセルアレイ２と複数のテスト用セルを有するテスト用セルアレイ３とを有し、メモリセルアレイにテスト用セルがビット線で接続されている。 - 特許庁

To provide a cell delay discard buffer device and a method for correcting cell delay discard control for preventing a problem that a cell to be transmitted is discarded from occurring even when the interval input of cell flow or the like to a cell buffer is not guaranteed in the cell delay discard buffer device after exchange processing of input cell flow to one line from a plurality of lines.例文帳に追加

複数方路から１方路への入力セル流交換処理後のセル遅延廃棄バッファ装置において、セルバッファヘのセル流等間隔入力が保証されない場合であっても、透過すべきセルが廃棄される不具合が発生しないようにしたセル遅延廃棄バッファ装置およびセル遅延廃棄制御の補正方法を提供する - 特許庁

Each of the plurality of the memory cell arrays has a plurality of word lines each of which corresponds to each of the rows of the memory cells in the memory cell array and connected to the memory cells of the corresponding row, The number of memory cells connected to each of the plurality of cell plate lines is larger than the number of memory cells connected to any of the plurality of word lines.例文帳に追加

前記複数のメモリセルアレイは、それぞれ、当該メモリセルアレイの前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数のワード線を有し、前記複数のセルプレート線のそれぞれに接続されたメモリセルの数は、前記複数のワード線のいずれに接続されたメモリセルの数より大きい。 - 特許庁

The cell power line is wired between the word lines in the same direction as the word line, the row decoder circuit is arranged between adjacent two cell blocks out of the cell blocks one by one, and the cell power relieving circuit is arranged between the cell blocks one by one.例文帳に追加

前記セルパワーラインは前記ワードラインの間に前記ワードラインと同一の方向に配線され、前記ローデコーダー回路は前記セルブロックのうち隣接した２個のセルブロックの間に一つずつ配置され、前記セルパワー救済回路は前記セルブロックの間に一つずつ配置されている。 - 特許庁

The nonvolatile semiconductor memory device includes: a sense amplifier; bit lines connected to a sense amplifier; a memory cell transistor and a dummy cell transistor connected in parallel to the bit lines; and a current generating circuit for supplying a test current to a current node.例文帳に追加

不揮発性半導体記憶装置は、センスアンプと、センスアンプに接続されたビット線と、ビット線に並列に接続されたメモリセルトランジスタ及びダミーセルトランジスタと、電流ノードにテスト電流を供給する電流生成回路と、を備える。 - 特許庁

In normal data reading, one of word lines WL0, WL1,... is selected and one of dummy word lines DWL0, DWL1 is selected, and data is read by a selected normal memory cell 20 and access to a reference cell 21.例文帳に追加

通常のデータ読出では、ワード線ＷＬ０、ＷＬ１，…のうちの１本とダミーワード線ＤＷＬ０，ＤＷＬ１の一方とが選択されて、選択された正規メモリセル２０およびリファレンスセル２１へのアクセスによってデータを読出す。 - 特許庁

Capacitor plate lines PL are arranged so as to connect to a ferroelectric memory cell 11 of the same row, and word lines WL are arranged so as to connect to a ferroelectric memory cell 11 of a row of which the column direction is different.例文帳に追加

メモリセルアレイ１２においてキャパシタプレート線ＰＬを同一行の強誘電体メモリセル１１に接続するように配置し、ワード線ＷＬを列方向の異なる行の強誘電体メモリセル１１に接続するように配置する。 - 特許庁

In writing/reading data to/from a highly reliable area 8, two word lines WL are driven by one word driver 13, and also two cell plate lines CP are driven by one cell plate driver.例文帳に追加

高信頼性領域８に対してデータの書き込み、読み出しが行われる場合には、１つのワードドライバ１３によって２本のワード線ＷＬが駆動されるとともに、１つのセルプレートドライバによって２本のセルプレート線ＣＰが駆動される。 - 特許庁

Then, lines are selected in the order of a line 2, a line 3, and so on, a line 7, and a line 8 in the same way, and in those respective selected lines, those cells 40 are successively selected, and processing (secondary processing) based on the cell information of each cell 40 is executed.例文帳に追加

以下同様にして行２→行３→…→行７→行８の順番で各行を選択し、選択した各行において各セル４０を順次に選択し、各セル４０のセル情報に基づいた処理を行う（２次元的な処理）。 - 特許庁

For example, property of transistors included in the memory cell 1 and the dummy memory cell 1a are made different each other, property of write-amplifiers are made different, and loads of a pair of bit lines (BL, /BL) and a pair of dummy bit lines (DBL, /DBL) are made different.例文帳に追加

例えば、メモリセル１とダミーメモリセル１ａに含まれるトランジスタの特性を互いに異ならせたり、ライトアンプの特性を異ならせたり、ビット線対｛ＢＬ、／ＢＬ｝とダミービット線対｛ＤＢＬ、／ＤＢＬ｝の負荷を異ならせたりする。 - 特許庁

To provide a semiconductor storage device which can prevent interference between adjacent bit lines on a memory cell plate by changing a wiring pattern of column selection signal lines in a layout of the conventional memory cell plate and a peripheral circuit.例文帳に追加

従来のメモリセルプレート及び周辺回路のレイアウトにおいて、カラム選択信号線の配線パターンを変えることにより、メモリセルプレート上で隣接するビット線同士の干渉を防ぐことのできる半導体記憶装置を提供すること。 - 特許庁

When either of a pair of dummy word lines DWL0, DWL1 arranged in a memory cell array is selected, minute potential difference is generated between bit lines BLZ and BLX by capacitive coupling between the dummy word lines DWL0, DWL1 and the bit lines BLZ, BLX.例文帳に追加

メモリセルアレイ内に配設されている一対のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれかを選択すると、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線ＢＬＺ，ＢＬＸとの間の容量結合によりビット線ＢＬＺ，ＢＬＸ間に微少電位差が生成される。 - 特許庁

In a 2-transistor-type gain cell memory having a write transistor M2 and a read transistor M1, write word lines WWL, read word lines RWL, write bit lines WBL, and read bit lines RBL are separately prepared, and separately set with applied voltage, respectively.例文帳に追加

書込みトランジスタＭ２及び読出しトランジスタＭ１を有する２トランジスタ型ゲインセルメモリにおいて、書込みワード線ＷＷＬ、読出しワード線ＲＷＬ、書込みビット線ＷＢＬ、及び読出しビット線ＲＢＬをそれぞれ別に用意し、各々独立に印加電圧を設定する。 - 特許庁

A memory cell array of the non-volatile semiconductor memory comprises memory cells 1 arranged in two-dimensional matrices, a plurality of memory word lines 2 which are arranged in rows and are connected to the gates of the memory cells 1, main bit lines 6 arranged in columns, and sub-bit lines 3, and source lines 11.例文帳に追加

不揮発性半導体記憶装置のメモリセルアレイは、２次元の行列状に配置されたメモリセル１と、行方向に配置され、メモリセル１のゲートに接続された複数のメモリワード線２と、列方向に配置された主ビット線６，副ビット線３及びソース線１１とを備える。 - 特許庁