「CELL-LINES」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

In a memory cell array, a plurality of memory cells are arranged in rows and columns, word lines are arranged at the rows, and bit lines are arranged at the columns.例文帳に追加

メモリセルアレイは、複数のメモリセルが行及び列に配置され、行にワード線が配置され、列にビット線が配置されている。 - 特許庁

A semiconductor storage device reads out memory cell data from a memory cell 10 on bit lines in a RAS cycle, and amplifies it with a sense amplifier 20.例文帳に追加

ＲＡＳサイクルでは、メモリセル１０からビット線上にメモリセルデータが読み出され、センスアンプ２０で増幅される。 - 特許庁

In processing of the cell D1 based on the cell information, the logical sum of the logical products of those respective lines is calculated.例文帳に追加

かかるセル情報に基づいてセルＤ１における処理では、上記各ラインにおける論理積の論理和を演算する。 - 特許庁

A divided memory cell group includes word lines, extending in X-axis direction; bit lines extending in Y-axis direction; and magnetic memory elements, with each being arranged at each of cross points of those lines.例文帳に追加

分割メモリセル群は、Ｘ軸方向に延在するワード線と、Ｙ軸方向に延在するビット線と、それらの交差点に各々配置された磁気メモリ素子とを含む。 - 特許庁

A semiconductor device according to the present invention includes a plurality of memory cell groups disposed at intersections of a plurality of word lines and a plurality of bit lines crossing the plurality of word lines at right angles.例文帳に追加

本発明による半導体装置は、複数のワード線と、複数のワード線と直交する複数のビット線との交点に配置された複数のメモリセル群を有する。 - 特許庁

Even (odd) lines of a memory cell array are assigned to even (odd) ways so that the addresses of the Index bit are arranged in the opposite order in the even lines and the odd lines.例文帳に追加

メモリセルアレイの偶数（奇数）ラインは偶数（奇数）ウェイに割り当てられ、偶数ラインと奇数ラインで、Ｉｎｄｅｘビットのアドレスを相互に逆順となるように割り当てる。 - 特許庁

Each memory cell comprises a transistor connected to one line among word lines and one line among bit lines and a ferroelectric capacitor connected to one among transistors and plate lines.例文帳に追加

各メモリセルはワードラインのうち１つとビットラインのうち１つに連結されたトランジスタと、トランジスタとプレートラインのうち、１つに連結された強誘電体キャパシタを含む。 - 特許庁

The first and the second lines from the both ends of the element region of the memory cell in the active region are composed of partial lines divided into more than two lines.例文帳に追加

前記活性領域のうちの前記メモリセルの素子領域の両端から１本目および２本目のラインは、２つ以上に分割された部分ラインで構成される。 - 特許庁

The mediation cell DC is provided adjacent to the SRAM cell MC1 and the SRAM cell MC2 and is connected with the word lines WLA, WLB.例文帳に追加

仲介セルＤＣは、ＳＲＡＭセルＭＣ１とＳＲＡＭセルＭＣ２とに隣接して設けられ、ワード線ＷＬＡ、ＷＬＢが接続されている。 - 特許庁

A cell current running through a selective memory cell 9 is divided into plural parts by a cell current dividing means 1 and sense lines 50-5n and a bit line 8 are electrically connected.例文帳に追加

選択メモリセル９に流れるセル電流をセル電流分割手段１で複数に分割し、センス線５０〜５ｎとビット線８とを電気的に接続する。 - 特許庁

For example, the cell information of the cell D1 includes information that the cell D1 combines the respective lines of the cells A1-C1, the cells A2-C2, and the cells A3-C3 with the cell E1.例文帳に追加

例えばセルＤ１のセル情報は当該セルＤ１はセルＡ１〜Ｃ１、セルＡ２〜Ｃ２及びセルＡ３〜Ｃ３の各ラインをセルＥ１へ合流させるものであるという情報を含んでいる。 - 特許庁

The phase change memory device is provided with a memory cell block, a plurality of global bit lines, and bit line selection circuits connecting alternately a plurality of local bit lines to corresponding global bit lines out of the plurality of global bit lines at the upper end and the lower end of the memory cell block.例文帳に追加

相変化メモリ装置は、メモリセルブロック、複数本のグローバルビットライン、及びメモリセルブロックの上端及び下端で複数本のローカルビットラインを複数本のグローバルビットラインのうち対応するグローバルビットラインに交互に連結させるビットライン選択回路を備える。 - 特許庁

The internal data bus lines are arranged so as to extend in the column direction across the memory cell.例文帳に追加

内部データバス線はメモリセル上を渡って列方向に延在するように配置される。 - 特許庁

The magnetic-RAM cell has a pair of sub-digit lines provided above a semiconductor substrate.例文帳に追加

前記磁気ラムセルは、半導体基板上部に配置された一組のサブデジットラインを具備する。 - 特許庁

A value stored in a memory cell A1000 is referenced through bit lines A611 and 612.例文帳に追加

メモリセルＡ１０００に保持された値はビット線Ａ６１１および６１２から参照される。 - 特許庁

Further, antibodies raised against peptides expressed by these cell lines are provided.例文帳に追加

更に、これらの細胞系によって発現されたペプチドに対して生じた抗体を提供する。 - 特許庁

Cell lines which overexpress a Type III mutant EGF receptor are provided.例文帳に追加

細胞系を、III型突然変異ＥＧＦ受容体の過剰発現に対して提供する。 - 特許庁

In an appropriate embodiment, a same characterization cell is coupled to the second bit lines.例文帳に追加

好適実施例においては、同様の特性付けセルが第二ビット線へ結合している。 - 特許庁

A value stored in a memory cell B2000 is referenced through bit lines B621 and 622.例文帳に追加

メモリセルＢ２０００に保持された値はビット線Ｂ６２１および６２２から参照される。 - 特許庁

For this reason, both lines differ in write state of the liquid crystal cell, and the difference causes lateral stripes.例文帳に追加

このため、両ラインで液晶セルの書き込み状態に違いが出て横縞となる。 - 特許庁

Word lines WL and a cell plate electrode line CP are formed in the same wiring layer.例文帳に追加

ワード線ＷＬおよびセルプレート電極線ＣＰは、同一配線層に形成される。 - 特許庁

A reference memory cell MCr is connected to two reference bit lines BLref 0-1.例文帳に追加

参照メモリセルＭＣｒは、２本の参照ビット線ＢＬｒｅｆ０−１に接続される。 - 特許庁

Apparently the load on the transmission lines reached the limit, and calls with cell phones became impossible. 例文帳に追加

通信回線への負担が限界まで達し、携帯電話が通話不能になったらしい。 - Weblioビジネス英語例文

As the cell lines have functions such as phagocytotic ability and express many genes and proteins retained by normal and matured sertoli cell, the cell lines are hopeful of having the functions of sperm cells' differentiation and induction.例文帳に追加

該細胞株が、貪食能などの機能を持つこと、また正常な成熟したセルトリ細胞が保持する、多数の遺伝子及びタンパク質を発現していることから、精細胞の分化誘導機能を持つことが期待される。 - 特許庁

Plural global word lines are arranged through the memory cell array so as to correspond to the local word lines, respectively, and the local decoder circuit connects the local decoder circuit the local word lines with the global word lines in response to a control signal.例文帳に追加

複数のグロ−バルワ−ドラインがロ−カルワ−ドラインに各々対応するようにメモリセルアレイを通じて配列され、ロ−カルデコ−ダ回路は制御信号に応答してロ−カルワ−ドラインとグロ−バルワ−ドラインとを連結する。 - 特許庁

In non-selection memory cell columns, each of bit lines BL and source lines SL is kept at the power source voltage VDD.例文帳に追加

非選択のメモリセル列においては、ビット線ＢＬおよびソース線ＳＬの各々は、プリチャージされた電源電圧ＶＤＤに維持される。 - 特許庁

The memory device includes (n+1) pieces (n≥2) of memory cells, (n+1) bit lines connected each memory cell one by one, and a switch 19 between bit lines.例文帳に追加

（ｎ＋１）個（ｎ≧２）のメモリセルと、メモリセルごとに１本ずつ接続された（ｎ＋１）本のビット線と、ビット線間スイッチ１９とを有する。 - 特許庁

A memory cell array 1 is constituted by arranging memory cells MC at intersection parts of plural bit, lines BL, /BL and plural word lines WL.例文帳に追加

メモリセルアレイ１は、複数本のビット線ＢＬ，／ＢＬと複数本のワード線ＷＬの交差部にメモリセルＭＣを配置して構成される。 - 特許庁

The threshold voltage of a memory cell is increased by the minimum charge and discharge of bit lines and control gate lines, and successively, the voltage is measured.例文帳に追加

ビット線および制御ゲート線の最小限の充電および放電により、メモリセルのしきい電圧を増加し、次いで測定する。 - 特許庁

In the memory cell array 1, a plurality of memory cells connected to a plurality of word lines and a plurality of bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ１は、複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

Memory cells are arranged respectively at intersection positions of word lines and the first bit lines 1BL formed in each cell array block B0∼B7.例文帳に追加

各セルアレイブロックＢ０〜Ｂ７内に形成されたワード線ＷＬと第１ビット線１ＢＬとの交点位置に、メモリセルＭＣを配置する。 - 特許庁

The gates of each of the cell transistors of the plurality of memory cells connected between the two bit lines are connected to mutually different word lines.例文帳に追加

２本のビット線間に接続された複数のメモリセルのそれぞれのセルトランジスタのゲートは、互いに異なるワード線に接続されている。 - 特許庁

A memory cell array 1 includes a plurality of memory cells MC which are formed at intersections of a plurality of word lines WL and a plurality of bit lines BL.例文帳に追加

メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された複数のメモリセルＭＣを有する。 - 特許庁

The multi-valued ROM includes a ROM cell transistor Tr, a plurality of bit lines BT1-BT3, and first metal lines 31-44.例文帳に追加

多値ＲＯＭセルは、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、第１金属配線３１〜４４とを具備している。 - 特許庁

To prevent the generation of conductive residue causing short circuit between word lines by reducing the cell area as compared with that of a twin MONOS cell.例文帳に追加

ツインＭＯＮＯＳセルよりセル面積を縮小し、ワード線間を短絡するような導電性残渣の発生を防止する。 - 特許庁

The diffusion layer B at the side of the memory cell M2 is connected to the bit lines 23, 24, which are different from a bit line whereto the memory cell M1 is connected.例文帳に追加

メモリセルＭ２側の拡散層Ｂは、メモリセルＭ１が接続されるビット線とは異なるビット線２３，２４に接続される。 - 特許庁

To prevent generation of such a conductive residue as short-circuiting the word lines by reducing the cell area as compared with a twin MONOS cell.例文帳に追加

ツインＭＯＮＯＳセルよりセル面積を縮小し、ワード線間を短絡するような導電性残渣の発生を防止する。 - 特許庁

The solar cell elements 10 are aligned in a row so as to extend in Y direction, to form each of solar cell element lines 10L.例文帳に追加

その太陽電池素子１０を、Ｙ方向に沿って延設されるように列設して太陽電池素子列１０Ｌを形成した。 - 特許庁

The memory device 100 also includes a plurality of array lines having a plurality of row lines BL each one for selecting the memory cell P of a corresponding row and a plurality of column lines WL each one for selecting the memory cell P of a corresponding column.例文帳に追加

メモリ装置１００は、対応する行のメモリセルＰをそれぞれ選択する複数の行ラインＢＬと、対応する列のメモリセルＰをそれぞれ選択する複数の列ラインＷＬとを有する複数のアレイラインを有する。 - 特許庁

A non-volatile semiconductor memory is constituted of a plurality of memory cell strings connected to a plurality of bit lines and comprising a plurality of memory cell transistors of which gates are connected to a plurality of word lines, and a plurality of registers corresponding to bit lines.例文帳に追加

不揮発性半導体メモリ装置は、複数のビットラインに連結され、ゲートが複数のワードラインに連結された複数のメモリセルトランジスタを含む複数のメモリセルストリングと、ビットラインに対応する複数のレジスタとで構成される。 - 特許庁

The circulation routes 30 have: respective outward lines 31 that send the respective electrolytes from the respective electrolyte tanks 20 to the battery cell 10; and respective return lines 32 that return the respective electrolytes from the battery cell 10 to the respective electrolyte tanks 20.例文帳に追加

循環経路30は、電解液を電解液タンク20から電池セル10に送る往路配管31と、電解液を電池セル10から電解液タンク20に戻す復路配管32とを有する。 - 特許庁

A reading circuit 24 is commonly connected to the bit lines BLX of different cell arrays, and determines the logical value of data read to one of the bit lines BLX of the cell arrays ARY.例文帳に追加

読み出し回路２４は、異なるセルアレイＡＲＹのビット線ＢＬＸに共通に接続され、セルアレイＡＲＹのいずれかのビット線ＢＬＸ上に読み出されたデータの論理値を判定する。 - 特許庁

A plurality of global word lines 20, 21 are disposed in a memory cell of one line of a memory cell array, and each of the global word lines 20, 21 is formed in two wiring layers of upper and lower layers.例文帳に追加

メモリセルアレイの１行のメモリセルに対して複数のグローバルワード線２０、２１を配置し、その各々のグローバルワード線２０、２１を上層及び下層の２つの配線層に形成する。 - 特許庁

Complementary second global bit lines (GBL, /GBL) for transmitting the data of a memory cell MC, read out through complementary bit lines (BL, /BL), are disposed above a memory cell array (BLock).例文帳に追加

相補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメモリセルＭＣのデータを伝達する相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏｃｋ）の上部に配置する。 - 特許庁

The reduced area memory cell circuit includes: word lines relating to each bit line of a set of bit lines, a first word line for selecting a subset of the set of bit lines, a second word line for selecting a bit line of the subset of bit lines, and a memory cell for storing a bit value on the selected bit line.例文帳に追加

減少された面積のメモリセル回路は、ビット線の組みの各ビット線に関連するワード線と、ビット線の組みのサブセットを選択する第１のワード線と、ビット線のサブセットの１つのビット線を選択する第２のワード線と、選択されたビット線上のビット値を格納するメモリセルを有する。 - 特許庁