「Clock/Data Recovery」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a CDR (clock data recovery) circuit that is instantaneously synchronized with input data without control signal from MAC (media access control) and generates a reproduction clock with high frequency stability and low jitter.例文帳に追加

ＭＡＣからの制御信号なしでも瞬時に入力データとの同期を確立し、周波数安定度が高くジッタの少ない再生クロックを生成する。 - 特許庁

To discourage coming out of synchronization of a clock data recovery circuit even if a no signal period occurs in the data output from a device for a portable terminal.例文帳に追加

携帯端末用デバイスから出力されるデータに無信号期間が発生した場合でもクロックデータリカバリ回路の同期外れを生じさせないようにする。 - 特許庁

To provide a clock data recovery circuit which is easy to analyze a logical system, and regenerates a clock signal which is small in jitters and is stable.例文帳に追加

論理的なシステムの解析が容易であり、かつジッタの少ない安定したクロック信号を再生することができるクロック・データ・リカバリ回路を提供する。 - 特許庁

To provide a clock data recovery circuit of an interpolator type capable of corresponding to multi-rate data without increasing the bandwidth of an interpolator circuit.例文帳に追加

インターポレータ方式のクロックデータ復元回路において、インターポレータ回路の広帯域化を行わず、マルチレートに対応したクロックデータ復元回路を実現する。 - 特許庁

A clock data recovery circuit 5 generates a sampling clock signal of an optimum phase, corresponding to the output signal 7 of the converter 4, and supplies it to the converter 4.例文帳に追加

クロックデータリカバリ回路５は、変換器４の出力信号７に応じた最適な位相のサンプリングクロック信号を生成して変換器４に供給する。 - 特許庁

To provide a clock data recovery circuit which operates as a clock having a quarter frequency of a data-rate of reception data and uses four phase interpolation units.例文帳に追加

受信データレートの４分の１の周波数を有するクロックとして動作しかつ、四つの位相補間器を用いるクロックデータ復元回路を提供する。 - 特許庁

A timing extraction is not carried out by a clock data recovery circuit independently in each parallel data channel, and a plurality of parallel data signals produced from the same clock source are subjected to a re-timing process by use of a frame synchronizing system on the basis of a single clock signal extracted by using the clock data recovery circuit from a data signal.例文帳に追加

並列データチャネル毎に独立にクロックデータリカバリー回路によるタイミング抽出を行わず、同一クロック源から生成される複数の並列データ信号を、データ信号からクロックデータリカバリー回路を用いて抽出した単一のクロック信号を基準に、フレーム同期方式を用いてリタイミング処理する。 - 特許庁

A signal interruption detection operation is improved by controlling a bias voltage circuit by utilizing a loss of signal obtained by a signal interruption detection circuit by input amplitude of clock data recovery, varying a multiplication factor of an avalanche photodiode to affect the input amplitude of the clock data recovery, and improving signal-to-noise ratio.例文帳に追加

クロックテータリカバリの入力振幅による信号断検出回路によって得られたロスオブシグナルを利用してバイアス電圧回路を制御し、アバランシェホトダイオードの増倍率を変化させ、クロックデータリカバリの入力振幅に作用させ、信号対ノイズ比を向上させることにより、信号断検出動作を向上させることができる。 - 特許庁

The clock data recovery circuit is composed of the clock extracting means, the re-timing clock generating means, the first phase adjusting means, and a first-in first-out memory means 13.例文帳に追加

前記クロック抽出手段、リタイミング用クロック生成手段及び第１位相調整手段並びに先入れ先出しメモリ手段１３とでクロックデータリカバリー回路を構成する。 - 特許庁

Upon receiving a print command, a recovery operating selecting means 55 selects the operation mode for recovering the function of a recording head based on the clock data of each timer 57, 58, 59.例文帳に追加

印刷指令が入力されると、回復動作選定手段５５は各タイマー５７，５８，５９の計時データに基づいて、記録ヘッドの機能回復動作のモードを選定する。 - 特許庁

The clock data recovery circuit 22 fetches the serial transmission data SO with one of the clocks from a PLL circuit 21 for reception and generates parallel data Recovered Data using a deserializer 23.例文帳に追加

クロック・データリカバリ回路２２では、そのシリアル送信データＳＯを、受信用ＰＬＬ回路２１からのいずれかのクロックで取り込み、デシリアライザ２３でパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａを生成する。 - 特許庁

This semiconductor device 10 is equipped with the CDR (Clock Data Recovery) circuit 16 which performs clock data recovery for serial data 4 input in synchronization with a spectrum spread clock, and a frequency follow-up control circuit 15 for controlling a frequency band width which can be followed up in the CDR circuit.例文帳に追加

本発明による半導体装置１０は、スペクトラム拡散クロックに同期して入力されるシリアルデータ４に対しクロックデータリカバリを実行するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１６と、ＣＤＲ回路において追従可能な周波数帯域幅を制御する周波数追従制御回路１５とを具備する。 - 特許庁

To provide a circuit that prevents capturing errors of received data and that is suitable for the large-scale integration (LSI), regarding a clock data recovery circuit used for high-speed serial communication, such as, the USB 2.0 Standard.例文帳に追加

ＵＳＢ２．０規格などの高速シリアル通信に用いるクロック・データ・リカバリ回路に関し、受信データの取り込みエラーを防止し、かつＬＳＩ化に適した回路を提供する。 - 特許庁

METHOD OF MAINTAINING FREQUENCY OF CLOCK DATA RECOVERY CIRCUIT, MEDIUM OR WAVEFORM COMPRISING SET OF ORDER CAPABLE OF BEING READ BY COMPUTER COPING WITH EXECUTION OF THE METHOD AND CLOCK CONTROL CIRCUIT例文帳に追加

クロック・データ・リカバリ回路の周波数を維持する方法、前記方法を実施するように適合されたコンピュータ読み取り可能な命令の組を含む媒体または波形、およびクロック制御回路 - 特許庁

PSEUDO LOCK DETECTION CIRCUIT AND METHOD, PLL CIRCUIT AND CLOCK DATA RECOVERY METHOD, COMMUNICATION APPARATUS AND METHOD, AND OPTICAL DISK REPRODUCING APPARATUS AND METHOD例文帳に追加

擬似ロック検出回路および擬似ロック検出方法、ＰＬＬ回路およびクロックデータリカバリ方法、通信装置および通信方法、並びに、光ディスク再生装置および光ディスク再生方法 - 特許庁

A clock data recovery (CDR) circuit 40 comprises a phase detector 1, a serial/parallel converter 2, a digital filter 3, a phase controller 4, a phase interpolator 5, an integrator 6, a multiplexer 7, and a multiplexer 8.例文帳に追加

ＣＤＲ回路４０には、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６、マルチプレクサ７、及びマルチプレクサ８が設けられる。 - 特許庁

Using a digital lock loop (DLL), an edge detector, and a digital comparator, a data signal is made to lock a DLL clock signal, and all circuit elements are formed from a digital circuit, thereby achieving a clock data recovery (CDR).例文帳に追加

デジタルロックループ（ＤＬＬ）、エッジ検出器、デジタルコンパレータ等を用いて、データ信号にＤＬＬクロック信号をロックさせ、全ての回路要素をデジタル回路で構成し、クロックデータリカバリ（ＣＤＲ）を実現する。 - 特許庁

A programmable logic device ("PLD") is augmented with programmable clock data recovery ("CDR") circuitry to allow the PLD to communicate via any one of a large number of CDR signaling protocols.例文帳に追加

プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。 - 特許庁

The embodiment of this invention is provided with reliability with respect to the clock data recovery circuit capable of being operated by the transmitter having the low power mode whereby an approach to a simplified design can be provided advantageously.例文帳に追加

本発明の実施形態は低電力モードの送信機で動作し得るクロック・データ・リカバリ（ＣＤＲ）回路に対する信頼性があり簡素化された設計のアプローチを有利に提供することができる。 - 特許庁

To provide a compact low-power CDR (clock data recovery) circuit which has instantaneous response characteristics to input data and reduces output jitter even when data with high jitter is input.例文帳に追加

入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供する。 - 特許庁

To provide a technology for generating a restoring clock signal using a multi-mode clock data recovery (CDR) circuit meeting requirements of flexible ranged operating frequency F and continuous identical codes CID.例文帳に追加

柔軟なレンジの動作周波数Ｆならびに連続同一符号ＣＩＤ要件に対応するマルチモードクロックデータリカバリ（ＣＤＲ）回路を使用して復元クロック信号を生成するための技術を提供する。 - 特許庁

To provide a lost synchronization preventing method and device for preventing a defect in a clock data recovery (CDR) circuit from hindering synchronization between connection nodes and for preventing connection failures.例文帳に追加

ＣＤＲ回路側の原因による接続ノード間の同期化の非成立を抑制し、接続失敗を抑制することができる同期損失防止方法及び同期損失防止装置を提供する。 - 特許庁

To provide a clock data recovery (CDR) IC that can adjust a jitter transmission band at a DC test for an IC without the need for employing an expensive measurement device such as a pulse pattern generator and a jitter analyzer, and to provide its jitter transmission band adjustment method.例文帳に追加

パルスパターン発生器やジッタアナライザのような高価な測定器を用いず、しかもＩＣのＤＣテスト時でのジッタ伝達帯域調整が可能なＣＤＲ ＩＣおよびそのジッタ伝達帯域調整方法を提供することにある。 - 特許庁

To provide a multi-rate compatible clock data recovery (CDR) circuit which requires one CDR circuit for a dual-rate PON system and includes an interface connected with a higher layer in a system that uses different bit rates.例文帳に追加

デュアルレートＰＯＮシステムにおけるクロック・データリカバリ回路を１つのクロック・データリカバリ回路の構成で実現し、かつ、双方のビットレートのシステムにおける上位層との接続インターフェースを備えたマルチレート対応のクロック・データリカバリ回路を提供する。 - 特許庁

The clock data recovery device 1 recovers clock signals and data based on inputted digital signals, and has an equalizer 10, a sampler 20, a clock generator 30, an equalizer controller 40 and a phase monitor 50.例文帳に追加

クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０，サンプラ部２０，クロック生成部３０，イコライザ制御部４０および位相モニタ部５０を備える。 - 特許庁

A pulsewidth shaping circuit 102 of a clock/data recovery circuit 1 generates second multi-phase clocks CLK0-CLK9 of which the duty ratio is about 5-α:5+α in response to first multi-phase clocks CLK'0-CLK'9 of which the duty ratio is about 5:5 during high and low periods.例文帳に追加

クロックデータリカバリ回路１のパルス幅整形回路１０２はハイとローの期間のデューティ比が略５：５の第１多相クロックＣＬＫ’０〜９に応答して、デューティ比が略５−α：５＋αの第２多相クロックＣＬＫ０〜９を生成する。 - 特許庁

To provide a clock data recovery control circuit capable of more simply applying control of a frequency comparison operation and a phase comparison operation to even a high speed serial interface and including a frequency detection circuit for accurately detecting a frequency.例文帳に追加

高速なシリアルインターフェースに対しても、周波数比較動作と位相比較動作の制御をより簡単に行うクロックデータリカバリ制御回路であって、周波数検知を正確に行う周波数検知回路を備えるクロックデータリカバリ制御回路を、提供する。 - 特許庁

To provide a transmission method that reduces the effect of crosstalk jitter to the utmost in a transmission channel where crosstalk is prone to take place so as to reduce signal transition and margin of a sampling point resulting in suppressing the cost of a CDR(Clock Data Recovery) circuit.例文帳に追加

クロストークの起こりやすい伝送路におけるクロストークジッタの影響をできるだけ小さくすることで、信号の遷移とサンプリング点のマージンを少なくし、その結果、ＣＤＲ回路の価格を抑えることができるような伝送方法を提供する。 - 特許庁

The clock data recovery circuit has a SerDes circuit 101 for receiving a serial data and a reference SerDes circuit 102 for receiving a parallel running clock signal, wherein the SerDes circuit 101 carries out serial-parallel conversion of the serial data received by a regenerated clock which is phase-controlled using a phase control signal P_CS generated by the reference SerDes circuit 102.例文帳に追加

シリアルデータを受信するSerDes回路101と、並走クロック信号を受信する参照SerDes回路102とを有し、SerDes回路101は、参照SerDes回路102の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。 - 特許庁

To provide a clock/data recovery circuit provided with both circuits of a circuit for rough adjustment and a circuit for fine adjustment and with possibilities to reduce probability of failing in corresponding a frequency of an output signal of a VCO to a frequency of an input data and to improve its reliability.例文帳に追加

本発明は、粗調整用の回路と微調整用の回路との双方の回路を備えたクロック・データリカバリ回路に関し、ＶＣＯの出力信号の周波数を入力データの周波数に一致させるのに失敗する可能性を低減し、信頼性を向上させる。 - 特許庁

Clock data recovery units 12_1 to 12_n recover input data D1 to Dn and supply the data to buffers 14_1 to 14_n, recover clocks from the input data D1 to Dn, detect data rates X1 to Xn (bps) of the input data D1 to Dn from the recovered clocks to inform a CPU 16 about them.例文帳に追加

クロック・データ再生装置１２_１〜１２_ｎは、入力データＤ１〜Ｄｎを再生してバッファ１４_１〜１４_ｎに印加し、入力データＤ１〜Ｄｎからクロックを再生し、その再生クロックからデータＤ１〜ＤｎのデータレートＸ１〜Ｘｎ（ｂｐｓ）を検出し、ＣＰＵ１６に通知する。 - 特許庁

To provide a clock data recovery circuit in which jitter characteristics in synchronization can be enhanced and a frequency of a clock generated by a voltage controlled oscillator can be set lower than a data transfer rate by suppressing to zero currents that flow to a phase comparator, a frequency comparator and a charge pump when a PLL for data extraction is synchronized.例文帳に追加

データ抽出用のＰＬＬが同期したときに位相比較器、周波数比較器及びチャージポンプに流れる電流をそれぞれゼロに抑え、同期時のジッタ特性を改善することができ、電圧制御発振器が生成するクロックの周波数をデータ転送レートよりも低く設定できるクロックデータリカバリ回路を得る。 - 特許庁

The clock data recovery circuit 3 is configured such that A/D conversion is carried out by an A/D converter 301 responding to a sampling clock of a clock generator 300, a plurality of digital output signals generated sequentially are supplied to a data correction unit 303, and correction digital signals generated sequentially are supplied to a phase comparator 305.例文帳に追加

クロックデータリカバリー回路３では、クロック発生器３００のサンプリングクロックに応答してＡ／Ｄ変換器３０１がＡ／Ｄ変換し、順次生成の複数のデジタル出力信号はデータ補正部３０３に供給され、順次生成の複数の補正デジタル信号は位相比較器３０５に供給される。 - 特許庁

The circuit for measuring an eye size generates first sampled data by applying first sampling to received data with recovered clock signals recovered from the received data by a clock data recovery circuit (CDR) and generates second sampled data by applying second sampling to the received data with shifted clock signals, resulting from shifting the recovered clock signals recovered from the received data within a prescribed phase range.例文帳に追加

アイサイズ測定回路は、クロックデータ復元回路（ＣＤＲ）によって受信データから復元されたクロック信号で受信データを第１サンプリングして、第１サンプルデータを生成し、復元されたクロック信号を所定位相範囲内でシフトさせたシフトクロックで受信データを第２サンプリングして第２サンプルデータを生成する。 - 特許庁

A test controller 13 outputs pseudo-random data to a PLL circuit 12 for transmission, which generates a clock including random jitters, and a serializer 11 converts parallel transmission data Transmit Data into serial transmission data SO, by using the clock, and inputs the serial transmission data to a clock data recovery circuit 22 via a serial loop-back circuit 30 and a multiplexer 24.例文帳に追加

テストコントローラ１３から擬似ランダムデータを送信用ＰＬＬ回路１２に出力して、送信用ＰＬＬ回路１２でランダムなジッタを含んだクロックを生成し、シリアライザ１１でこのクロックを用いてパラレルの送信データＴｒａｎｓｍｉｔＤａｔａをシリアル送信データＳＯに変換し、シリアルループバック回路３０およびマルチプレクサ２４を経由してクロック・データリカバリ回路２２に入力する。 - 特許庁

To provide a clock data recovery circuit wherein a gain of a voltage-controlled oscillator at phase comparison can be designed small by always carrying out the phase comparison and frequency comparison in parallel, a fast response of a PLL for phase synchronization can be designed, and voltage adjustment at a frequency comparator side can cope with even a case of occurrence of external temperature variations and power supply voltage fluctuations.例文帳に追加

周波数比較と位相比較を常時並行して行い、位相比較時の電圧制御発振器のゲインを小さく設計できると共に、位相同期のためのＰＬＬの応答性も速く設計することができ、外部の温度変動や電源電圧変動が起こった場合でも周波数比較側の電圧調整で対応できるクロックデータリカバリ回路を得る。 - 特許庁