「K ビット」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A bit reverse order converting section 4 converts the bits of a counter value K outputted from the gradation up counter 1 in reverse order and outputs a converted counter value KK to a comparator 3.例文帳に追加

ビット逆順変換部４は、階調アップカウンタ１から出力されるカウンタ値Ｋのビット順列を逆順列にビット変換し、変換後のカウンタ値ＫＫをコンパレータ３に出力する。 - 特許庁

The line address circuit generates the line address of M (M: an integer of 2 or more) bits corresponding to n1 and outputs a line lead address of the M bits offset in response to a frame address of k bits being an offset value.例文帳に追加

ラインアドレス回路は、ｎ１に応じたＭ（Ｍは２以上の整数）ビットのラインアドレスを発生、オフセット値であるｋビットのフレームアドレスに応じてオフセットされたＭビットのラインリードアドレスを出力する。 - 特許庁

In a ciphering device 100, M is a plain sentence having (t) bits and a random number generator 101 generates a (k) bit random number R and a one bit random number (r).例文帳に追加

暗号化装置１００において、ｔビットの平文をＭとし、乱数発生器１０１よりｋビットの乱数Ｒ及びｌビットの乱数ｒを発生させる。 - 特許庁

In accordance with the value of the key-bit reference counter 152, K data stored in the key register 130 are successively specified one bit by one bit, to be used sequentially for signing arithmetic operations.例文帳に追加

この鍵ビット参照カウンタ１５２の内容により、ビット指定ゲート１５４から、鍵レジスタ１３０に格納されているＫデータが順次１ビットづつ指定され、逐次署名演算に使用される。 - 特許庁

The multiplication method is provided for multiplying an m-bit multiplicand and an n-bit multiplier y using a k-bit arithmetic unit which can be used for calculating the product of a p-bit value and a q-bit value according to two or more combinations of p and q (p and q are natural numbers) satisfying p+q=k.例文帳に追加

本発明の乗算方法は、ｐ＋ｑ＝ｋ（ｐ、ｑは自然数）を満たすｐ、ｑの２つ以上の組み合わせに対して、ｐビットの値とｑビットの値の積の演算に使用可能なｋビットの演算器を用いて、ｍビットの被乗数ｘとｎビットの乗数ｙの積を乗算演算する乗算方法である。 - 特許庁

A controller driver 10 includes a tone conversion circuit 14 for converting an input image data to an output image data by use of the lookup table indicating correspondence between i-bit input image data and k-bit output image data where k is larger than i, and an LUT generation circuit 13 for generating the lookup table from a 2^k-bit γ data.例文帳に追加

コントローラ・ドライバ１０は、ｉビットの入力画像データとｉビットより大きいｋビットの出力画像データとの対応を示すルックアップテーブルを用いて、入力画像データを出力画像データに変換する階調変換回路１４と、ルックアップテーブルを２^ｋビットのγデータから生成するＬＵＴ生成回路１３を備える。 - 特許庁

In the display device, a signal control part receives an n+k bit first video signal per pixel from the external part and constitutes a second video signal from lower n bits of the first video signal.例文帳に追加

本発明によるディスプレイ装置では、信号制御部が、１画素当たりn＋kビットの第１映像信号を外部から受け、その第１映像信号の下位nビットから第２映像信号を構成する。 - 特許庁

In a field counter FDCT, K bit of data of which each bit is constituted by the random number sequence from K taps is set as its load value and increment or decrement of a counted value is performed.例文帳に追加

フィールドカウンタＦＤＣＴは、Ｋ個のタップからの乱数系列により各ビットが構成されるＫビットのデータがそのロード値に設定され、カウント値をインクリメント又はデクリメントする。 - 特許庁

To provide a display device which can process the video signal of n+k bits per pixel by using a data driving part capable of decoding the video signal of n bits per pixel.例文帳に追加

一画素当たりnビットの映像信号が解読可能なデータ駆動部を用いて一画素当たりn＋kビットの映像信号を処理可能なディスプレイ装置を提供する。 - 特許庁

A bit limitation adjustment unit 13 decides a bit limitation parameter to a second conversion unit 12 based on amplitude of a signal in a desired band in the signals y_k.例文帳に追加

信号ｙ_kのうちの所望の帯域の信号の振幅に基づいて、ビット制限調整部１３により第２変換部１２に対するビット制限パラメタを決定する。 - 特許庁

FRC processing is performed in accordance with a different FRC pattern, in response to the data of the subordination (k+1)th bits; and after the FRC processing, the electro-optical device is driven, on the basis of the gradation data of (j-k) bits.例文帳に追加

そして、下位（ｋ＋１）ビット目のデータに応じて異なるＦＲＣパターンに従ってＦＲＣ処理を行い、該ＦＲＣ処理後の（ｊ−ｋ）ビットの階調データに基づいて電気光学装置を駆動する。 - 特許庁

The RAM regards the maximum gradation bit number as n1 (n1: an integer of 2 or more) and the designated gradation bit number as n2 (1≤n2≤n1) and stores display data of n2 by dividing it into 2k (k: 0 or a natural number) frames satisfying k=log_2(n1/n2).例文帳に追加

ＲＡＭは、最大階調ビット数をｎ１（ｎ１は２以上の整数）、指定階調ビット数をｎ２（１≦ｎ２≦ｎ１）とした時、ｋ＝ｌｏｇ_２（ｎ１／ｎ２）を満たす２ｋ（ｋは０か自然数）フレームに分けてｎ２の表示データを格納する。 - 特許庁

After xN-bit path selection information for radix -2^x is input with respect to a shift register 81 per clock and the amount corresponding to input k is stored, the amount of path selection information (kxN bits) is written at an address of a path memory RAM 82.例文帳に追加

シフトレジスタ８１に対しては、radix-2^xのパス選択情報が１クロックあたりxNビットずつ入力され、k入力分蓄積された後、kxNビットのパス選択情報がまとめてパスメモリ用RAM８２の１アドレスに書き込まれる。 - 特許庁

Product-sum operation of γ1-γ8 of a form of "(K×M)+(L×Mbar)" is performed with the use of a selector for selecting and outputting either the bit K or L according to the logical value of the bit M.例文帳に追加

「（Ｋ・Ｍ）＋（Ｌ・Ｍbar）」なる形式からなるγ１〜γ８の積和演算を、ビットＭの論理値に基づいて、ビットＫもしくはＬのいずれかを選択して出力するセレクタを用いて実行する。 - 特許庁

Then, a logical operation of AND between the output comparison result M-K-L and comparison result of a plurality of bits by other bit data comparator circuit is performed in the group of totaling circuits.例文帳に追加

そして、集計回路群において、出力された比較の結果M-K-Lと、他のビットデータ比較回路による複数ビットの比較の結果とのANDが論理演算される。 - 特許庁

Texture mapping is carried out by setting bits M-N and bits K-L (K≥I≥L>M≥J≥N) of the Z-value to the index numbers of the LUT1 and LUT2, and the Z-value is converted into a Z3-value and a Z4-value.例文帳に追加

Ｚ値のビットＭ〜Ｎ、ビットＫ〜Ｌ（Ｋ≧Ｉ≧Ｌ＞Ｍ≧Ｊ≧Ｎ）をＬＵＴ１、ＬＵＴ２のインデックス番号に設定してテクスチャマッピングを行い、Ｚ値をＺ３値、Ｚ４値に変換する。 - 特許庁

When setting the encode rate ER in terms of the bit rate, an integer (k) is selected from among measures of (number of reference clocks for one second fCLK × number of bits in one packet), and equation TPC=k/fLCK is set.例文帳に追加

エンコードレートＥＲをビットレートで設定する場合には、（１秒間の基準クロック数ｆＣＬＫ×１パケットのビット数）の約数の中から整数ｋを選択し、ＴＰＣ＝ｋ／ｆＣＬＫとする。 - 特許庁

The product-sum operation of y1-y6 consisting of a form of "(K+M)+(L×Mbar)" is executed by using a selector which selects and outputs either of a bit K or L based on a logic value of a bit M.例文帳に追加

「（Ｋ・Ｍ）＋（Ｌ・Ｍbar）」なる形式からなるγ１〜γ６の積和演算を、ビットＭの論理値に基づいて、ビットＫもしくはＬのいずれかを選択して出力するセレクタを用いて実行する。 - 特許庁

This multiple bit 8 to be mounted on a cutter head 4 of a tunnel excavator 1 to cut a working face K is provided with an inner bit 10 to be attached to the cutter head 4, the outer bit 11 formed to cover a cutting chip 10b of the inner bit 10, and a mounting means 12 for mounting the outer bit 11 on the inner bit 10.例文帳に追加

トンネル掘削機１のカッタヘッド４に、切羽Ｋを切削するために装着される多重ビット８であって、カッタヘッド４に取り付けられる内側ビット１０と、内側ビット１０の切削チップ１０ｂを覆うように形成された外側ビット１１と、外側ビット１１を内側ビット１０に取り付ける取付手段１２とを備える。 - 特許庁

An m-n bit digital converting unit 313 is designed to receive the m bit digital signal D1, and to convert the m bit digital signal D1 to an n bit digital signal D2 (herein m is not less than n) in response to a k bit control signal D3 after being linked to the m bit analog-digital converter 312.例文帳に追加

ｍ−ｎビットデジタル変換ユニット３１３は、ｍビット・アナログ−デジタル・コンバータ３１２へ連結され、ｍビットデジタル信号Ｄ１を受信し、ｋビット制御信号Ｄ３に応答してｍビットデジタル信号Ｄ１をｎビットデジタル信号Ｄ２へ変換する（ここで、ｍはｎ以上である）。 - 特許庁

This invention is expanded so that any necessary number of the pilot Walsh sequence can be generated by substituting each bit in the 64 chips (all 0 P) that depend on the bit value and in the K-bit Walsh sequence that has the sequence (all 1 M).例文帳に追加

本発明は、パイロットウォルシュシーケンスのどんな必要な数も、そのビットの値に依存している64チップ全０Pおよび全１Mシーケンスを有するKビットウォルシュシーケンスにおける各ビットを代用することにより発生されるように拡張される。 - 特許庁

Suppressing a DC component under limitation of k=7 or 8 is performed by using a encoding table in which an input data word in a unit of 4 bits can be converted to an input data word in a unit of 6 bits with (1, k) RLL rule without using redundant bits.例文帳に追加

冗長ビットを用いること無しに（１、ｋ）ＲＬＬ規則で、ｋ＝７あるいは８の制限下におけるＤＣ成分の抑圧を、４ビット単位の入力データ語を６ビット単位の入力データ語に変換可能な符号化テーブルを用いて行う。 - 特許庁

The key K1 is synthesized with m-bit key K11 of one bit or more, a synthetic key K larger than n-bit is generated, the data is encrypted again by a relay first layer encryption part 24 using the synthetic key K and transmitted to a receiving side device 3.例文帳に追加

前記鍵Ｋ１と、１ビット以上のｍビットの鍵Ｋ１１とを合成しｎビットより大きい合成鍵Ｋを生成し、それを用いて再びデータを中継第１層暗号化部２４によって暗号化し、受信側装置３に伝送する。 - 特許庁

The driving circuits 11 and 20 each include a converting circuit 21 which generates a control code specifying a row electrode and converts it into a K-bit code and pulse generating circuits 221 to 22N and 23 which are connected to row electrodes where combinations of (r) bits selected from the K-bit code irrelevantly to the order are assigned respectively.例文帳に追加

駆動回路１１，２０は、行電極を指定する制御符号を生成しこれをＫビット符号に変換する変換回路２１と、Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせがそれぞれ割り当てられている行電極に接続されたパルス生成回路２２_1 〜２２_N ，２３とを含む。 - 特許庁

Suppressing a DC component under limitation of k=7 or 8 is performed by using a encoding table in which an input data word in a unit of 4 bits can be converted to an input data word in a unit of 6 bits with (1, k) RLL rule without the redundant bit.例文帳に追加

冗長ビットを用いること無しに（１、ｋ）ＲＬＬ規則で、ｋ＝７あるいは８の制限下におけるＤＣ成分の抑圧を、４ビット単位の入力データ語を６ビット単位の入力データ語に変換可能な符号化テーブルを用いて行う。 - 特許庁

The method is provided for mapping totally 32 first TFCI encoded symbols and second TFCI encoded symbols to a radio frame in a transmission apparatus of a mobile communication system for encoding the first TFCI bit in (k) bits and the second TFCI bit in (10-k) bits.例文帳に追加

ｋビットの第１ＴＦＣＩビット及び(１０−ｋ)ビットの第２ＴＦＣＩビットを符号化する移動通信システムの送信装置で、全部で３２個の第１ＴＦＣＩ符号化シンボル及び第２ＴＦＣＩ符号化シンボルをラジオフレームにマッピングする方法を提供する。 - 特許庁

The method is provided for mapping first coded TFCI symbols and second coded TFCI symbols to a radio frame in a transmission apparatus of a mobile communication system for encoding k fist TFCI bits and (10-k) second TFCI bits, a sum of the first coded TFCI symbols and the second coded TFCI symbols being 32.例文帳に追加

ｋビットの第１ＴＦＣＩビット及び(１０−ｋ)ビットの第２ＴＦＣＩビットを符号化する移動通信システムの送信装置で、全部で３２個の第１ＴＦＣＩ符号化シンボル及び第２ＴＦＣＩ符号化シンボルをラジオフレームにマッピングする方法を提供する。 - 特許庁

The signal control part further divides one frame into 2^k sub frames, selects sub frames on the basis of the upper k bits of the first video signal and outputs the second video signal to selected respective sub frames.例文帳に追加

信号制御部は更に、１フレームを2^k個のサブフレームに分け、第１映像信号の上位kビットに基づいてサブフレームを選択し、選択された各サブフレームに第２映像信号を出力する。 - 特許庁

A flip-flop circuit 82-L-K holds the inputted digital data (a key pattern) by unit of bit, sequentially outputs the data to rear stages and finally holds a key pattern K(bitL).例文帳に追加

フリップフロップ回路82-L-Kは、入力したデジタルデータ（キーパターン）を１ビット単位で保持し、順次後段に出力し、最終的にキーパターンK(bitL)を保持する。 - 特許庁

In a performance constitution of scalar multiplication summation operation kP+lQ in elliptic curve cryptography, the scalar multiplication summation operation is carried out by applying a JRF expression scalar value wherein the combination of bits (k_i, l_i) at the bit position corresponding to the scalar values k and l is set as (k_i, l_i)=(0, ±1) or (±1, 0).例文帳に追加

楕円曲線暗号におけるスカラー倍加算演算ｋＰ＋ｌＱの実行構成において、スカラー値ｋ，ｌの対応ビット位置のビットの組み合わせ（ｋ_ｉ，ｌ_ｉ）を、（ｋ_ｉ，ｌ_ｉ）＝（０，±１）または（±１，０）としたＪＲＦ表現スカラー値を適用してスカラー倍加算の演算を実行する。 - 特許庁

A transmitter includes a plurality of encoders configured to receive source bit streams from (m) information sources, each of the plurality of encoders including identical (n, k) low-density parity check (LDPC) codes of code rate r=k/n, where (k) is a number of information bits and (n) is codeword length.例文帳に追加

送信機は、ｍ個の情報源からソースビットストリームを受信するように構成された複数の符号化器を含み、複数の符号化器のそれぞれは、ｋが情報ビットの数、ｎが符号語長であるとして、符号化率ｒ＝ｋ／ｎの同一の（ｎ，ｋ）低密度パリティチェック（ＬＤＰＣ）符号を含む。 - 特許庁

In typical embodiments, the transmitter is configured to pack a sequence of N-bit video words, where N≠K (e.g., N=10, 12, or 16, when K=8) into a sequence of K-bit fragments, encode the fragments, and transmit the encoded fragments.例文帳に追加

典型的な実施形態では、送信器は、Ｎ≠Ｋ（例えば、Ｋ＝８のときにＮ＝１０、１２又は１６）とすれば、ＮビットビデオワードのシーケンスをＫビットフラグメントのシーケンスへとパックし、それらフラグメントをエンコードし、そしてそのエンコードされたフラグメントを送信するように構成される。 - 特許庁

In the case of obtaining an average value of bit data configuring a data block 21, the number of bit data is approximated in advance as an approximate value 2^n/(a0×2^0+a1×2^1+...+ak×2^k+...), where n and k are an integer of 0 or over, and ak is a coefficient and 0 or 1.例文帳に追加

データブロック２１を構成するビットデータの平均値を求めるにあたって、ビットデータの数を予め近似値２^n／（ａ０・２^0＋ａ１・２^1＋…＋ａｋ・２^k＋…）（ｎおよびｋは０以上の整数であり、ａｋは係数であって０または１である。）で近似しておく。 - 特許庁

When the number of physical zones in a sorting destination is two, and the predetermined number of the sorting unit of physical blocks is 2^k, the physical zones of the sorting destination are discriminated based on values of k+j bit to k+1 bit counted from the low order of physical block address (PBA).例文帳に追加

振り分け先の物理ゾーンの個数が２^ｊ個で、物理ブロックの振り分け単位の所定個数が２^ｋ個のときには、物理ブロックアドレス（ＰＢＡ）の下位から数えてｋ＋ｊビット目からｋ＋１ビット目の値に基づいて振り分け先の物理ゾーンを判別する。 - 特許庁

When there is a run length larger than the (k), a run length detector detects the run length and a bit inverter inverts a bit '0' into a bit '1' at the midpoint of the run length, to attain NRZI(non-return to zero inversion) modulation.例文帳に追加

ｋよりも大きなランレングスが発生した場合には、ランレングス検出器において、そのランレングスが検出され、ビット反転器において、ランレングスの中点でビット“０”からビット“１”への反転がなされ、ＮＲＺＩ変調される。 - 特許庁

A CRC provision section 10 executes arithmetic operation to generate a CRC bit at every time coding object data are received and stores data in (K-1) bits less than that of a constraint length K of a convolution code from a head of coding object data by one bit to a buffer 12.例文帳に追加

ＣＲＣ付与部１０は、符号化対象データが入力する毎にＣＲＣビット作成のための演算を実行すると共に、符号化対象データの先頭から畳み込み符号の拘束長Ｋより１ビット少ない（Ｋ−１）ビットのデータをバッファ１２に記憶する。 - 特許庁

The phase difference decision section 13 has a 1st adjustment section that shifts transmission timing in the unit of prescribed K-bits on the basis of the phase difference, a 2nd adjustment section that shifts the timing in the unit of one bit and a 3rd adjustment section that shifts the timing in the unit of 1/n bit.例文帳に追加

位相差判定部１３は、位相差に基づき、所定のＫビット単位で送信タイミングをシフトさせるための第１の調整部、１ビット単位でタイミングをシフトさせるための第２の調整部、および１／ｎビット単位でタイミングをシフトさせるための第３の調整部を有する。 - 特許庁

A self-orthogonal encoding unit 110 encodes a self-orthogonal code, having a constriction length K and an interleave unit 130 rearranges a code word sequence so that the same modulation symbol includes an information bit of a moment (i) and a non-correlated bit of the information bit of the moment (i) in a multi-value modulation unit 150.例文帳に追加

自己直交符号化部１１０は、拘束長Ｋの自己直交符号の符号化を行い、インタリーブ部１３０は、多値変調部１５０において、同一の変調シンボルが、時点ｉの情報ビットと、時点ｉの情報ビットの無相関ビットを含むように、符号語系列の並び替えるようにした。 - 特許庁

The substitute coding string consists of byte data having K bytes and only prescribed bit data in the byte data corresponding to the coded byte order number Q are set to "1" and all other bit data are set to "0".例文帳に追加

代替符号列は、Ｋバイトのバイトデータからなり、符号化バイト順序番号Ｑに対応したバイトデータにおける所定のビットデータのみ「１」、その他のビットデータが全て「０」とされたものである。 - 特許庁

An arithmetic part 4 corrects the corrected output value H by using the correction coefficient (k) and shifts the bits of the correction result by the bit shift quantity F to find an output value Y.例文帳に追加

演算部４は、補正係数ｋを用いて修正出力値Ｈを補正すると共に、その補正結果をビットシフト量Ｆ分ビットシフトして出力値Ｙを求める。 - 特許庁

A selecting circuit 15 selects either one of signals with K bits outputted from the shift register 11 with N bits and a signal outputted from the buffer 14, fetches it therein, and outputs it to the buffer 14.例文帳に追加

選択回路１５は、Ｎビットのシフトレジスタ１１から出力されるＫビットの信号及びバッファ１４から出力される信号のうちいずれか一方を選択して取り込んでバッファ１４に出力する。 - 特許庁

A bit weighting section 110 decides a weighting coefficient k(n) by each bit of the known symbol, on the basis of the phase ψ and by using the characteristics of a gray code.例文帳に追加

ビット重み付け部１１０は、位相φを基にかつグレイ符号の特性を利用して、既知シンボルのビット毎の重み付け係数ｋ（ｎ）を決定する。 - 特許庁

The lifted parity check matrix H may be used to encode a packet of up to L k_B information bits to obtain a code bit of L n_B code bits.例文帳に追加

そのリフトされたパリティチェック行列Ｈは、Ｌ・ｎ_Ｂ個のコードビットを得るために、Ｌ・ｋ_Ｂ個までの情報ビットのパケットを符号化するために用いられても良い。 - 特許庁

A DCT section 13 calculates an i-th DCT coefficient FBi[i] and a bit stream processing section 14 converts the DCT coefficient Fbi[i] into a bit stream dk (k=1-11).例文帳に追加

抽出されたブロックはＤＣＴ部１３で第ｉ番目のＤＣＴ係数ＦBi[i] が計算され、該ＤＣＴ係数ＦBi[i] はビット列化部１４でビット列ｄk （ｋ＝１〜１１）に変換される。 - 特許庁

The lifted parity check matrix H may be used to encode a packet of up to L k_B information bits to obtain a codeword of L n_B code bits.例文帳に追加

そのリフトされたパリティチェック行列Ｈは、Ｌ・ｎ_Ｂ個のコードビットを得るために、Ｌ・ｋ_Ｂ個までの情報ビットのパケットを符号化するために用いられても良い。 - 特許庁