「MOS memory」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

METHOD OF FORMING MULTI-LEVEL CELLS IN MEMORY ARRAY AND MOS MEMORY CELL例文帳に追加

メモリアレイにおけるマルチレベルのセルを形成する方法及びＭＯＳメモリセル - 特許庁

HIGHLY INTEGRATED MEMORY CIRCUIT BY DOUBLE GATE MOS TRANSISTOR STRUCTURE例文帳に追加

ダブルゲートＭＯＳトランジスタ構造による高集積メモリ回路 - 特許庁

MOS TYPE SEMICONDUCTOR MEMORY DEVICE AND ITS MANUFACTURING METHOD例文帳に追加

ＭＯＳ型半導体記憶装置およびその製造方法 - 特許庁

A memory cell is composed of a TMR element and a MOS transistor.例文帳に追加

メモリセルは、ＴＭＲ素子とＭＯＳトランジスタから構成される。 - 特許庁

The memory cell MC includes P channel MOS (Metal-Oxide Semiconductor) transistors (TRs) 1 to 3.例文帳に追加

メモリセルＭＣは、ＰチャネルＭＯＳトランジスタ１〜３を含む。 - 特許庁

This nonvolatile memory cell is provided with a first MOS transistor 10, and a second MOS transistor 20.例文帳に追加

本発明に係る不揮発性メモリセルは、第１ＭＯＳトランジスタ１０と、第２ＭＯＳトランジスタ２０とを備える。 - 特許庁

MOS FIELD EFFECT TRANSISTOR, ITS MANUFACTURING METHOD, AND MEMORY CELL例文帳に追加

ＭＯＳ電界効果トランジスタ及びその製造方法並びにメモリセル - 特許庁

To provide a flash memory and a DRAM hybrid circuit in a MOS integrated circuit.例文帳に追加

ＭＯＳ型集積回路において、フラッシュメモリとＤＲＡＭ混載回路の提供 - 特許庁

To provide a recess gate type MOS transistor structure suitable for a high integration semiconductor memory, and to provide its forming process.例文帳に追加

高集積半導体メモリに適合したリセスゲートタイプのMOSトランジスタ構造及びその形成方法を提供するにある。 - 特許庁

Each memory cell contained in repeating units contains a first conductive channel MOS.例文帳に追加

繰返単位に含まれるメモリセルの各々が、第１導電チャネルＭＯＳを含む。 - 特許庁

The memory cell section (a) and the data erasing section (b) are composed of a MOS transistor, and the control gate section (c) is composed of a MOS capacitor.例文帳に追加

メモリセル部ａ及びデータ消去部ｂはＭＯＳトランジスタで構成され、コントロールゲート部ｃは、ＭＯＳキャパシタで構成される。 - 特許庁

A dummy memory cell 3 of this SPRAM (Static Random Access Memory) is formed by replacing P channel MOS transistors (TRs) 21 and 22 for loading a normal memory cell 2 with N channel MOS TRs 27 and 28, applying a power source potential VDD to a memory node N2 and applying the ground potential GND to the source of the MOS TR 27.例文帳に追加

このＳＲＡＭのダミーメモリセル３は、正規のメモリセル２の負荷用のＰチャネルＭＯＳトランジスタ２１，２２をＮチャネルＭＯＳトランジスタ２７，２８で置換し、記憶ノードＮ２に電源電位ＶＤＤを与え、ＮチャネルＭＯＳトランジスタ２７のソースに接地電位ＧＮＤを与えたものである。 - 特許庁

SEMICONDUCTOR MOS/BIPOLAR COMPOSITE TRANSISTOR AND SEMICONDUCTOR MEMORY ELEMENT EMPLOYING IT例文帳に追加

半導体ＭＯＳ／バイポ—ラ複合トランジスタおよびこれを利用した半導体メモリ素子 - 特許庁

In each of memory cells, an n-type MOS transistor Q10a or a p-type MOS transistor Q10b is formed corresponding to the stored state.例文帳に追加

各メモリセルには、記憶状態に応じてｎ型ＭＯＳトランジスタＱ１０ａまたはｎ型ＭＯＳトランジスタＱ１０ｂが形成される。 - 特許庁

To improve the data read rate of a non-volatile semiconductor memory device using a floating gate electrode MOS transistor as a memory cell.例文帳に追加

浮遊ゲート電極型ＭＯＳトランジスタをメモリセルとする不揮発性半導体記憶装置の読み出し速度を速くする。 - 特許庁

A gate after oxide film of a MOS transistor in the memory cell is made thicker than a gate after oxide film of a MOS transistor in the peripheral circuit.例文帳に追加

メモリセル部におけるＭＯＳトランジスタのゲート後酸化膜を周辺回路部におけるＭＯＳトランジスタのゲート後酸化膜よりも厚くする。 - 特許庁

To reduce leakage current between the source and the drain in a MOS transistor of a semiconductor memory.例文帳に追加

半導体記憶装置におけるＭＯＳトランジスタのソース・ドレイン間のリーク電流を低減する。 - 特許庁

Each phase change memory cell includes a selecting MOS transistor disposed on a substrate 110.例文帳に追加

各相変化メモリセルは、基板１１０上に設置された選択的なＭＯＳトランジスタを有する。 - 特許庁

To surely form the memory cell of a split gate type nonvolatile semiconductor memory device and to prevent the operation characteristics of an MOS transistor from being affected by the memory cell when forming the memory cell on the same semiconductor wafer as the MOS transistor.例文帳に追加

スプリットゲート型の不揮発性半導体記憶装置のメモリセルを確実に形成できると共に、該メモリセルをＭＯＳトランジスタと同一の半導体基板上に形成する際に、本発明のメモリセルがＭＯＳトランジスタの動作特性に影響を与えないようにする。 - 特許庁

To surely form the memory cell of a split-gate nonvolatile semiconductor memory device, and to prevent the operation characteristics of an MOS transistor from being affected by the memory cell when forming the memory cell on the same semiconductor wafer as the MOS transistor.例文帳に追加

スプリットゲート型の不揮発性半導体記憶装置のメモリセルを確実に形成できると共に、該メモリセルをＭＯＳトランジスタと同一の半導体基板上に形成する際に、本発明のメモリセルがＭＯＳトランジスタの動作特性に影響を与えないようにする。 - 特許庁

To improve stability of a memory cell at the time of read-out operation in a SRAM having a memory cell constituted of two selection MOS transistors and two drive MOS transistors.例文帳に追加

本発明は、２個の選択ＭＯＳトランジスタと２個の駆動ＭＯＳトランジスタとで構成されるメモリセルを有するＳＲＡＭにおいて、読み出し動作時におけるメモリセルの安定性を高めることを目的とする。 - 特許庁

A P-type MOS transistor 21, which is the main component of a memory cell 10, functions as a storage element in the memory cell 10.例文帳に追加

メモリセル１０の主構成部材であるＰ型ＭＯＳトランジスタ２１は、メモリセル１０において記憶素子として機能するものである。 - 特許庁

To provide a semiconductor memory device whose reliability with reference to the impact ionization of a MOS transistor is high.例文帳に追加

ＭＯＳトランジスタのインパクトイオン化に対する信頼性の高い半導体記憶装置を提供する。 - 特許庁

A memory cell of this SRAM includes a first and a second access MOS transistors Q5, Q6, a first and a second driver MOS transistors Q1, Q2 and a first and a second load MOS transistors Q3, Q4.例文帳に追加

本発明に係るＳＲＡＭのメモリセルは、第１と第２アクセスＭＯＳトランジスタＱ５，Ｑ６と、第１と第２ドライバＭＯＳトランジスタＱ１，Ｑ２と、第１と第２ロードＭＯＳトランジスタＱ３，Ｑ４とを含む。 - 特許庁

The semiconductor memory device includes the sense amplifier, a plurality of memory cell arrays, a shared MOS transistor for connecting or disconnecting bit lines provided in the sense amplifier and the memory cell array, and a control circuit for controlling the operation of shared MOS transistor.例文帳に追加

半導体記憶装置は、センスアンプと、複数のメモリセルアレイと、センスアンプとメモリセルアレイが備えるビット線間を接続または切断するためのシェアードＭＯＳトランジスタと、シェアードＭＯＳトランジスタの動作を制御するための制御回路とを有する。 - 特許庁

To form a nonvolatile memory cell and a high breakdown voltage MOS transistor on the same semiconductor chip without changing characteristics of the memory cell.例文帳に追加

不揮発性メモリセルの特性を変動させることなく、不揮発性メモリセルと高耐圧ＭＯＳトランジスタとを同一半導体チップ上に形成する。 - 特許庁

To provide a technology of securing the output signal of a memory cell constituted of four MOS transistors (two selection MOS transistors and two load MOS transistors) and two capacitative elements when reading in a semiconductor storage device having the memory cell .例文帳に追加

本発明の目的は、4個のＭＯＳトランジスタ（２個の選択ＭＯＳトランジスタと２個の負荷ＭＯＳトランジスタ）と、２個の容量素子とで構成されるメモリセルを有する半導体記憶装置において、読出し時における、前記メモリセルの出力信号を確保する技術を提供することである。 - 特許庁

In a boosting potential generating circuit provided with a capacitive MOS transistor and a transfer MOS transistor and used for a DRAM comprising memory cells, a boosting potential generating circuit of small area and large capacitance can be realized by making a gate insulation film of the capacitive MOS transistor a thinner film than a gate insulation film of a MOS transistor constituting a memory cell.例文帳に追加

容量ＭＯＳトランジスタとトランスファＭＯＳトランジスタとを備え、メモリセルを含むＤＲＡＭに使用される昇圧電位発生回路において、容量ＭＯＳトランジスタのゲート絶縁膜を、メモリセルを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄い膜厚にすることにより、小面積で大容量の昇圧電位発生回路を実現する。 - 特許庁

The nonvolatile semiconductor storage device comprises a first MOS transistor included in a memory cell array part and a second MOS transistor included in a constant-voltage logic circuit unit situated next to the first MOS transistor on an SOI substrate 1.例文帳に追加

不揮発性半導体記憶装置は、ＳＯＩ基板１上に、メモリセルアレイ部に属する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタに隣接し、定電圧ロジック回路部に属する第２のＭＯＳトランジスタとを備える。 - 特許庁

A memory device 10, a nonlinear resistance element 20, and an MOS transistor 30 are electrically connected in series.例文帳に追加

記憶素子１０と、非線形抵抗素子２０と、ＭＯＳトランジスタ３０とが電気的に直列接続されている。 - 特許庁

To provide a memory repair circuit utilizing an anti-fuse having MOS structure which can repair a defective cell.例文帳に追加

欠陥のあるセルをリペアすることのできるＭＯＳ構造のアンチヒューズを利用したメモリリペア回路を提供する。 - 特許庁

METHOD OF MANUFACTURING MOS SEMICONDUCTOR MEMORY DEVICE, COMPUTER-READABLE STORAGE MEDIUM, AND PLASMA CVD DEVICE例文帳に追加

ＭＯＳ型半導体メモリ装置の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマＣＶＤ装置 - 特許庁

The time required for writing is shorter than that of a nonvolatile memory comprising a floating gate type MOS transistor used in a conventional flash memory.例文帳に追加

しかも、その書き込みに要する時間は、従来のフラッシュメモリで使用されるフローティングゲート型のＭＯＳトランジスタからなる不揮発性メモリよりも高速である。 - 特許庁

To provide a method of manufacturing a memory cell, which eliminates variations in channel length in a nonvolatile memory cell of a MOS structure for improving reliability in characteristics.例文帳に追加

ＭＯＳ構造をした不揮発性メモリセルにおけるチャンネル長のばらつきを解消し、特性の信頼性を高めたメモリセルの製造方法を提供する。 - 特許庁

As the MOS transistors Q3, Q4, Q5, and Q6 disposed in the end region of the memory array region 10, the same vertical transistors with the memory cells are used.例文帳に追加

メモリセルアレイ領域１０の端部領域に配置されるＭＯＳトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６は、メモリセルと同じ縦型トランジスタが用いられている。 - 特許庁

Moreover, the time required for writing is a higher speed than a non-volatile memory composed of a floating gate type MOS transistor to be used for a conventional flash memory.例文帳に追加

しかも、その書き込みに要する時間は、従来のフラッシュメモリで使用されるフローティングゲート型のＭＯＳトランジスタからなる不揮発性メモリよりも高速である。 - 特許庁

To form easily a memory transistor and a high breakdown voltage MOS transistor in the same transistor substrate without changing the operating characteristics of the memory transistor.例文帳に追加

メモリトランジスタの動作特性を変動させることなく、容易にメモリトランジスタと高耐圧ＭＯＳトランジスタとを同一半導体基板上に形成する。 - 特許庁

Furthermore, a method for improving the reliability of a MOS transistor gate oxide film at the manufacturing of semiconductor ICs containing OTP memory elements and MOS transistors is included.例文帳に追加

また、本発明はＯＴＰメモリ素子とＭＯＳトランジスタとが含まれた半導体集積回路の製造時にＭＯＳトランジスタのゲート酸化膜の信頼性を高めうる方法を提供する。 - 特許庁

The memory device is further provided with a MOS transistor turned on after the MOS transistors TP1 and TP2 are turned off to supply a power supply voltage equal to the voltage VREF1 to the plural sense amplifiers.例文帳に追加

さらに、ＭＯＳトランジスタＴＰ１、ＴＰ２がオフとなった後にオンとされ、複数のセンスアンプに電圧ＶＲＥＦ１と等しい電圧の電源を供給するＭＯＳトランジスタを備える。 - 特許庁

A memory cell array where a size of the MOS transistor is relatively small, and a peripheral circuit where the size of the MOS transistor is relatively large, are formed on the semiconductor substrate 10.例文帳に追加

半導体基板１０上には、ＭＯＳトランジスタのサイズが相対的に小さいメモリセルアレイ部と、該ＭＯＳトランジスタのサイズが相対的に大きい周辺回路部とが形成される。 - 特許庁

A first N-well that includes a PMOS of the first memory cell, is provided between a first P-well that includes one of NMOSs of the first memory cell and a transfer MOS and a second P-well that includes one of NMOSs of the second memory cell and a transfer MOS.例文帳に追加

第１メモリセルのＰＭＯＳが形成された第１Ｎ型ウェルは、第１メモリセルの一方のＮＭＯＳ及び転送ＭＯＳが形成された第１Ｐ型ウェル及び第２メモリセルの一方のＮＭＯＳ及び転送ＭＯＳが形成された第２Ｐ型ウェルの間に設けられる。 - 特許庁

The magnetic RAM comprises: a MOS transistor; a memory layer, to which the source of the MOS transistor is connected and in which data are recorded; a heating means, which heats the memory layer; and a recording line, to which a magnetic field is applied in order to change a magnetization state of the heated area of the memory layer when data recording.例文帳に追加

ＭＯＳトランジスタと、このソースと連結され、データの記録されるメモリ層と、メモリ層を加熱するための加熱手段と、データ記録時に前記メモリ層の加熱された領域の磁化状態を変えるため磁気場を印加するように備えられた記録ラインを備える。 - 特許庁

A memory array is provided with nonvolatile memory cells (M11-M22) being one set of a first transistor part of a MOS type having an electric charges holding layer and a memory gate and used for storing information and a second transistor part of a MOS type having a control gate and connecting selectively the first transistor part to a bit line.例文帳に追加

メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部と、コントロールゲートを有し第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部とを一組とする不揮発性のメモリセル（Ｍ１１〜Ｍ２２）を備える。 - 特許庁

Thus, the size of a N-channel MOS (metal oxide semiconductor) transistor 8 of the memory cell MC is reduced, and the layout area is reduced.例文帳に追加

よって、メモリセルＭＣのＮチャネルＭＯＳトランジスタ８のサイズを小さくすることができ、レイアウト面積が小さくて済む。 - 特許庁

To prevent the loss of retention data of a plurality of memory cells caused by a charge accumulated in a body region of a MOS transistor.例文帳に追加

ＭＯＳトランジスタのボディ領域に蓄積された電荷により生じる複数のメモリセルの保持データの消失を防ぐ。 - 特許庁