「MOS memory」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To provide a method for manufacturing a semiconductor device for forming a nonvolatile memory transistor and a MOS field-effect transistor on an identical semiconductor substrate capable of decreasing a fluctuation in film thickness of a top film of the nonvolatile memory with the reduced number of processes and an improved yield.例文帳に追加

不揮発性メモリトランジスタとＭＯＳ電界効果トランジスタとを同一の半導体基板上に形成する半導体装置の製造方法において、工程数を削減し、歩留まりを向上させ、不揮発性メモリトランジスタのトップ膜の膜厚ばらつきを低減可能な半導体装置の製造方法を提供する。 - 特許庁

In addition, the memory cell dispensing with refreshing operation is realized by forming the MOS transistors 50, 52 so as to make the height direction of both side walls opposite to a projection part formed on a board.例文帳に追加

また、基板上に形成した凸部の対向する両側壁の高さ方向をチャネル長とするようにＭＯＳトランジスタ５０、５２を形成することで、従来のＤＲＡＭ並みの面積で、リフレッシュ動作の不要なメモリセルを実現する。 - 特許庁

A gate of a short circuit MOSFET N2 of each memory cell block MCB0 is connected to corresponding block selecting signal line SC0,... for short circuit MOS.例文帳に追加

これらのＮ２を、ローカルソース線つまり各セルユニットを構成するｍ−１個のメモリセルの共通ソース領域と対応するドレイン側選択ＭＯＳＦＥＴのソース領域との間を電気的に分離するための分離領域を利用して形成する。 - 特許庁

To provide a semiconductor memory device in which operation margin of a sense amplifier can be improved by canceling variation of a manufacturing process of threshold voltage of a MOS transistor and property variation of a single-ended sense amplifier due to temperature dependency.例文帳に追加

ＭＯＳトランジスタの閾値電圧の製造プロセスの変動や温度依存性によるシングルエンドセンスアンプの特性変動をキャンセルすることができ、以って、センスアンプの動作マージンを向上させることができる半導体記憶装置を提供する。 - 特許庁

To coat a protective oxide film on a floating gate electrode and to simultaneously suppress a formation of bird's beak directly under a gate electrode of a MOS transistor for constituting a logic element in a semiconductor integrated circuit device having a flash memory unit.例文帳に追加

フラッシュメモリ装置を含む半導体集積回路装置において、フローティングゲート電極を保護酸化膜で覆うと同時に、論理素子を構成するＭＯＳトランジスタのゲート電極直下におけるバーズビークの形成を抑制する。 - 特許庁

This nonvolatile memory cell is provided with a first well 11 formed in a substrate, a floating gate 30 formed on the substrate via a gate insulation film, and an MOS transistor 20 using the floating gate 30 as a gate electrode.例文帳に追加

本発明に係る不揮発性メモリセルは、基板中に形成された第１ウエル１１と、ゲート絶縁膜を介して基板上に形成された浮遊ゲート３０と、浮遊ゲート３０をゲート電極として用いるＭＯＳトランジスタ２０とを備える。 - 特許庁

The memory device 10 has an inverse nonlinear current-voltage characteristic with respect to the nonlinear current-voltage characteristic of the MOS transistor 30, and it is changed into the high resistance state or the low resistance state according to the polarity of the applied voltage.例文帳に追加

記憶素子１０は、ＭＯＳトランジスタ３０の非線形電流電圧特性とは逆の非線形電流電圧特性を有し、印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化する。 - 特許庁

The threshold voltage of the MOS transistor is monitored so as to produce a high level write voltage and a low level write voltage, which are corrected and shifted based on the monitoring result so as to properly perform reload operation on the memory cell by the global sense amplifier.例文帳に追加

ＭＯＳトランジスタの閾値電圧はモニタして高レベル書込電圧と低レベル書込電圧を生成し、これらはモニタ結果に基づいて補正・シフトされ、以って、グローバルセンスアンプによるメモリセルの再書込動作を適正に実行する。 - 特許庁

To provide a semiconductor memory device having a limiter circuit which can output selectively one-level data from a binary high voltage value utilizing difference between surface breakdown characteristics of a high breakdown strength MOS transistor and a low breakdown strength transistor.例文帳に追加

高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタの表面ブレイクダウン特性の違いを利用し、二値の高電圧値を選択的に一値出力することができるリミッタ回路を有する半導体記憶装置の提供。 - 特許庁

To obtain accurate results without substantially increasing calculation time, required memory, etc., for a polycrystalline thin film transistor containing a crystal grain boundary with a high trap density and a MOS interface in a device simulation method of dividing a semiconductor element into a mesh and solving physical equations such as potential equations, carrier continuity equations, etc., by each mesh.例文帳に追加

半導体素子をメッシュに分割し、各メッシュで電位方程式・キャリア連続方程式等の物理方程式を解く、デバイスシミュレーション方法において、トラップ密度の高い結晶粒界やMOS界面を含む多結晶薄膜トランジスタに対しても、計算時間や必要メモリ等の大幅な増加なしに、正確な結果を与える、デバイスシミュレーション方法を、実現することを目的とする。 - 特許庁

The semiconductor device has a floating gate electrode 130 and includes an OTPROM capacitor which is equipped with a MOS transistor positioned on a memory cell region, a lower electrode 184 laminated in order, an upper inter-metal dielectric film 200, and an upper electrode 214.例文帳に追加

浮遊ゲート電極１３０を具備し、メモリセル領域に配置されるＭＯＳトランジスタと、順次に積層された下部電極１８４、上部金属間絶縁膜２００、及び上部電極２１４を具備するＯＴＰＲＯＭキャパシタを含む。 - 特許庁

The cache memory 1 refers to reference history stored on an LRU (Least Recently Used) bit register 52 and controls the threshold voltage of a MOS transistor in which a leakage current control circuit 71 configures a way 20 and a leakage current control circuit 72 configures a way 25, respectively.例文帳に追加

キャッシュメモリ１では、ＬＲＵビットレジスタ５２に格納された参照履歴を参照して、リーク電流制御回路７１がウェイ２０の、リーク電流制御回路７２がウェイ２５のそれぞれを構成するＭＯＳトランジスタの閾値電圧を制御する。 - 特許庁

Concerning this semiconductor memory device, when a high level signal is outputted from a test signal generating circuit 7, MOS transistors M1 and M2 are turned on, a bit line setting voltage VB1 is impressed to a bit line BL and a bar bit line bar setting voltage VB2 is impressed to a bit line bar /BL respectively.例文帳に追加

テスト信号発生回路７からハイレベルの信号が出力されると、ＭＯＳトランジスタＭ１、Ｍ２はオンし、ビット線（ＢＬ）にビット線設定電圧（ＶＢ１）が、ビット線バー（／ＢＬ）にバービット線バー設定電圧（ＶＢ２）が、それぞれ印加される。 - 特許庁

For the capacitor structure of an integrated circuit, a nonvolatile memory cell 10 which has embodied on embedded capacitor structure 12 includes a metal oxide semiconductor(MOS) path transistor 14 made of a source region 16 and a drain region 18 made in a substrate 20, and a gate 22.例文帳に追加

埋め込みコンデンサ構造１２を具現化した不揮発性メモリ・セル１０には、基板２０に形成されたソース領域１６及びドレイン領域１８によって形成される金属酸化物半導体（ＭＯＳ）パス・トランジスタ１４と、ゲート２２も含まれている。 - 特許庁

To prevent the threshold voltage of a semiconductor memory device from dropping down with an increase of effective impurity concentration in source/drain regions due to the approach of a contact impurity region to the gate structure of a peripheral MOS transistor in a peripheral circuit region of the semiconductor device.例文帳に追加

半導体メモリデバイスの周辺回路領域の周辺ＭＯＳトランジスタに対するコンタクト不純物領域が、そのゲート構造に近づくことによって起こる実効的ソース、ドレイン濃度の上昇に伴うしきい値電圧の低下を防止する。 - 特許庁

Memory lines ML0 and ML1 are connected commonly to a reference voltage source VR1 through MOs transistors Q3 and Q31 respectively and connected to current sources S1 and S2 with switch respectively.例文帳に追加

メモリ線ＭＬ０およびＭＬ１は、それぞれＮチャネル型のＭＯＳトランジスタＱ３およびＱ３１を介して参照電圧源ＶＲ１に共通に接続されるとともに、それぞれスイッチ付き電流源Ｓ１およびＳ２に接続される構成となっている。 - 特許庁

The semiconductor memory device is provided with a sensing unit including first cross-coupled MOS transistors to sense and amplify difference between voltage applied to a first node and that to a second node, and a unit cell latching data by using second cross-coupled MOS transistor and providing a first signal and a second signal corresponding to the latched data to the first node and the second node.例文帳に追加

本発明の半導体メモリ装置は、第１のクロスカップルされたＭＯＳトランジスタを備え、第１のノード及び第２のノードに印加される電圧の差を検出して増幅するセンシング部と、第２のクロスカップルされたＭＯＳトランジスタを用いてデータをラッチし、ラッチされたデータに対応する第１の信号及び第２の信号を前記第１のノード及び第２のノードに提供する単位セルとを備える。 - 特許庁

To attain a speed increase of a sensing period and a capacity enlargement in fuse macro of an OTP memory for storing data so as to be nonvolatile by applying a high voltage to a MOS structured e-Fuse element and destroying an insulation film of this element.例文帳に追加

本発明は、ＭＯＳ構造のｅ−Ｆｕｓｅ素子に高電圧を印加し、その素子の絶縁膜を破壊することによりデータを不揮発に記憶するＯＴＰメモリのヒューズマクロにおいて、センス時間の高速化および大容量化を達成できるようにする。 - 特許庁

When the dummy film 122 is etched, the plan size of the photoresist film is not contracted, and hence the dummy film 122 and the conductive film 106 underlying the dummy film 122 can be etched with high accuracy and a nonvolatile memory cell of a MOS structure having a highly accurate channel length can be formed.例文帳に追加

ダミー膜１２２のエッチング時にフォトレジスト膜の平面寸法が縮小されることがなく、ダミー膜１２２、ないしはその下層の導電膜１０６を高精度にエッチングでき、高精度なチャンネル長のＭＯＳ構造の不揮発性メモリセルが形成できる。 - 特許庁

This read-out circuit of the semiconductor memory is equipped with inverters 31, 32 constituting a delay circuit, and N-channel MOS transistors 28, 29 to be conducted in response to a signal DSE of which an activated signal SE is delayed for the predetermined time by the delay circuit.例文帳に追加

この半導体記憶装置の読出回路は、遅延回路を構成するインバータ３１，３２と、活性化信号ＳＥが遅延回路によって所定の時間だけ遅延された信号ＤＳＥに応答して導通するＮチャネルＭＯＳトランジスタ２８，２９とを備える。 - 特許庁

The nonvolatile semiconductor memory element which stores data by holding electric charge in a floating gate 18 includes a MOS transistor 13 having the floating gate 18, and a capacitor C consisting of a metal layer with one end of the capacitor C connected to the floating gate 18.例文帳に追加

フローティングゲート１８に電荷を保持してデータを記憶する不揮発性半導体記憶素子であって、該フローティングゲート１８を有するＭＯＳトランジスタ１３と、メタル層で構成されたキャパシタＣとを有し、キャパシタＣの一端がフローティングゲート１８に接続されている。 - 特許庁

The semiconductor device which is provided on a common semiconductor substrate 1, with a nonvolatile memory cell having a tunnel diffusion layer 24; a MOS transistor, having a low concentration layer for the impurity concentration lower than that of the drain region on the side of a tunnel part of the drain region; and an electrostatic discharge damage countermeasure transistor is manufactured.例文帳に追加

トンネル拡散層２４を有する不揮発性メモリセルと、ドレイン領域のチャネル部側に前記ドレイン領域よりも低不純物濃度の低濃度層を有するＭＯＳトランジスタと、静電破壊対策トランジスタとを、共通の半導体基板１上に備える半導体装置が製造される。 - 特許庁

To provide a MOS semiconductor memory device maintaining a band gap structure of an insulating film laminate serving as a charge storage region for a long period of time, and combining all of excellent data holding characteristics, a high-speed data rewrite performance, an operation performance with a lower power consumption, and a high reliability.例文帳に追加

電荷蓄積領域として機能する絶縁膜積層体のバンドギャップ構造を長期間維持し、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を提供する。 - 特許庁

To provide an anti-fuse improving operation reliability by causing stable breakdown in a gate dielectric layer of the anti-fuse comprised of a metal-oxide semiconductor (MOS) transistor to improve a data sensing margin during a reading operation, and to provide a fabrication method therefor and a unit cell of a nonvolatile memory device with the same.例文帳に追加

ＭＯＳトランジスタから成るアンチヒューズのゲート絶縁膜を安定的に破壊させて、読み取り動作時のデータセンスマージンを改善させ、動作の信頼性を向上させることができるアンチヒューズおよびその形成方法、そしてこれを備えた不揮発性メモリ素子の単位セルを提供する。 - 特許庁

An MRAM 10 is constituted by making one memory cell comprise 2 MTJ elements 1 and 2 and a single MOS transistor 8, and arranging the respective MTJ elements 1 and 2 at the intersection positions of 2 word lines 4a and 4b corresponding to each of them and one common bit line 3 common to both of them.例文帳に追加

ＭＲＡＭ１０を、１メモリセルが２個のＭＴＪ素子１，２と単一のＭＯＳトランジスタ８を含み、各ＭＴＪ素子１，２を、それぞれに対応した２本の書き込みワード線４ａ，４ｂと、両者に共通の１本の共通ビット線３との交差位置に配置して構成する。 - 特許庁

To provide an integrated circuit apparatus and electronic equipment in which control of P type and N type MOS transistors constituting a transfer gate connected to a memory cell at the time of reading and erasing modes and programming can be changed to secure breakdown voltage and a sub-word line decoder which can be reduced in area is mounted.例文帳に追加

耐圧確保のために、リード及び消去モードとプログラム時とで、メモリセルに接続されたトランスファーゲートを構成するＰ型及びＮ型ＭＯＳトランジスタの制御を変更でき、かつ、小面積化を達成できるサブワード線デコーダを搭載した集積回路装置及び電子機器を提供すること。 - 特許庁

Circuit constant of the reference voltage generating circuit is decided so that a temperature coefficient (V/°C) of the output high voltage is equalized to a temperature coefficient of threshold voltage of a MOS switching transistor performing ON/OFF of applying high voltage for a memory transistor by giving a temperature coefficient (V/°C) to the reference voltage.例文帳に追加

前記基準電圧に温度係数（Ｖ／℃）を持たせることにより、出力高電圧の温度係数（Ｖ／℃）がメモリトランジスタへの高電圧印加をＯＮ／ＯＦＦするＭＯＳスイッチングトランジスタのしきい値電圧の温度係数（Ｖ／℃）に等しくなるように基準電圧生成回路の回路定数を決める。 - 特許庁

A method for manufacturing a semiconductor device comprises the step of simultaneously forming a gate insulating film of a MOS transistor by utilizing a step of forming a floating gate 14 and an oxide film 12 formed on the gate 14 of a split type nonvolatile memory cell and a step of forming a tunnel insulating film 16 formed on the oxide film.例文帳に追加

スプリット型の不揮発性メモリセルの浮遊ゲート１４上に形成される酸化膜１２の形成工程、及び浮遊ゲート１４と酸化膜上に形成されるトンネル絶縁膜１６の形成工程を利用して、ＭＯＳトランジスタのゲート絶縁膜を同時に形成した。 - 特許庁

The MOS semiconductor memory device 601 includes a second insulating film 112 and a fourth insulating film 114 having an intermediate size of a band gap between a first insulating film 111 and a fifth insulating film 115 having a larger band gap and a third insulating film 113 having the smallest band gap.例文帳に追加

ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜１１５と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。 - 特許庁

The magnetic memory is provided with a magnetic storage element in which one electrode is connected to a first address line and the other electrode is connected to a gate, a MOS transistor in which the drain and source are connected to the first and second address lines, and a capacitor in which the gate of the transistor is connected to the address line.例文帳に追加

一方の電極が第１のアドレス線に接続された磁性体記憶素子と、磁性体記憶素子の他方の電極がゲートに接続され、ドレインとソースとが第１のアドレス線と第２のアドレス線に接続されたＭＯＳトランジスタと、トランジスタのゲートと第２のアドレス線とを接続するコンデンサとを備えた構成とした。 - 特許庁

The device has a resistance element 6 formed on a resistance element forming region 17 of a Si substrate 1, using a wiring layer 20 formed at the same time as forming a gate electrode 12 of a MOS type transistor 22 constituting a memory cell in a transistor forming region 18 of the substrate 1 when forming the resistance element 6.例文帳に追加

開示されている半導体装置１０は、シリコン基板１の抵抗素子形成領１７に抵抗素子６を形成するにあたり、基板１のトランジスタ形成領域１８にメモリセルを構成するＭＯＳ型トランジスタ２２のゲート電極２２の形成時に同時に形成された配線層２０を用いて抵抗素子６を形成する。 - 特許庁

This semiconductor device contains a source and a drain that are formed on a semiconductor substrate, and a gate electrode that is formed via a gate insulation film on the semiconductor substrate, the end part of the gate electrode is separated from that of the drain, and the end part of the drain is not located under the gate electrode in a memory cell by a MOS transistor.例文帳に追加

半導体基板に形成されたソース及びドレインと、半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを含み、ゲート電極の端部とドレインの端部とが離間して配置され、かつドレインの端部がゲート電極の下に位置していないＭＯＳトランジスタによってメモリセルが構成される。 - 特許庁

The voltage supply circuit 70 receives a test mode signal TE of a H level and supplies the threshold value voltage of the N channel MOS transistor 73 to the node 38 connected to a cell Vcc line of a memory cell MC 11, and receives a test mode signal TE of a L level, and supplies external power source voltage to the node 38.例文帳に追加

電圧供給回路７０は、Ｈレベルのテストモード信号ＴＥを受けてメモリセルＭＣ１１のセルＶｃｃ線に接続されたノード３８にＮチャネルＭＯＳトランジスタ７３のしきい値電圧を供給し、Ｌレベルのテストモード信号ＴＥを受けてノード３８に外部電源電圧を供給する。 - 特許庁

To provide a method for manufacturing a MOS type semiconductor integrated circuit device which integrates a MISFET element, a flash memory element, a capacitance element such as a polysilicon capacitor which use silicon nitride films formed in a hot wall type batch vacuum CVD furnace which prevents the generation of a foreign substance caused by the deformation and minute movement of a wafer.例文帳に追加

ウエハが変形し微妙な移動によって異物が発生を防止したホット・ウォール型のバッチ式減圧ＣＶＤ炉で成膜される窒化シリコン膜を使用したＭＩＳＦＥＴ素子、フラッシュ・メモリ素子、およびポリシリコン・キャパシタ等の容量素子等を集積したＭＯＳ型半導体集積回路装置の製造方法を提供する。 - 特許庁

A switch element (51) comprising single channel type MOS transistors are provided at the halfway of a path in which high voltage (EXWL) supplied to a memory array (10) from an external terminal when a test is transmitted, it is not necessary that supply voltage is reset without omission during a test by turning off the switch element (51) at switching a word line.例文帳に追加

テスト時に外部端子からメモリアレイ（１０）に供給される高電圧（ＥＸＷＬ）を伝達する経路の途中に単一チャネル型のＭＯＳトランジスタからなるスイッチ素子（５１）を設け、ワード線切換え時に該スイッチ素子をオフさせることでテスト中にいちいち供給電圧をリセットする必要をなくした。 - 特許庁

In the MOS semiconductor memory device 601, a second insulating film 112 and a fourth insulating film 114 having middle-sized band gaps are provided between a first insulating film and a fifth insulating film 111, which have-large-sized band gaps, and a third insulating film 113 having smallest-sized band gap.例文帳に追加

ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。 - 特許庁

This magnetic memory is provided with a magnetic storage element in which one electrode is connected to a first address line, the other electrode to the gate, a MOS transistor in which the drain and source are connected to the first and second address lines, and a resistor connects the gate of the transistor to the second address line.例文帳に追加

一方の電極が第１のアドレス線に接続された磁性体記憶素子と、磁性体記憶素子の他方の電極がゲートに接続され、ドレインとソースとが第１のアドレス線と第２のアドレス線に接続されたＭＯＳトランジスタと、トランジスタのゲートと第２のアドレス線とを接続する抵抗とを備えた構成とした。 - 特許庁

To improve the reliability and robustness against characteristic degradation factors such as Vt variations and disturbing noises in the built-in MOS transistors in a semiconductor memory device which compares and reads the resistances of an electric fuse which is a 1st resistor element before and after it is blown out and the resistance of the reference resistor which is a 2nd resistor element.例文帳に追加

第１の抵抗素子である電気ヒューズが溶断する前後の抵抗と第２の抵抗素子であるリファレンス抵抗の抵抗との比較読み出しを行う半導体記憶装置において、内蔵するＭＯＳトランジスタのＶｔバラツキや外乱ノイズ等の特性劣化要因に対する耐性の向上および信頼性の向上を図ること。 - 特許庁

A switch circuit SW1 is provided in a MRAM containing, for example, a TMR element Rij and an N channel MOS transistor Mij to apply either the reference voltage VrefN or the burn-in test reference voltage VrefB larger than the reference voltage VrefN to a memory element.例文帳に追加

例えばＴＭＲ素子ＲｉｊおよびＮチャネルＭＯＳトランジスタＭｉｊをメモリ素子として含むＭＲＡＭの場合において、参照電圧ＶｒｅｆＮをメモリ素子に印加するか、あるいは、参照電圧ＶｒｅｆＮよりも大きな値のバーンインテスト用参照電圧ＶｒｅｆＢをメモリ素子に印加するかを切り換えることが可能な切り換え回路ＳＷ１を設ける。 - 特許庁

Load MOS groups 300a, 300b are simultaneously operated, a combination current Ia+Ib (> potential decision current Ia) is caused to temporarily flow to a vertical signal line 18 to accelerate read of a pixel signal, and read to a memory 114 is settled within a predetermined time, thereby striking a balance between the reduction of the read time and the suppression of longitudinal streak noise.例文帳に追加

負荷ＭＯＳ群３００ａ，３００ｂを同時に動作させ、垂直信号線１８に合成電流Ｉａ＋Ｉｂ（＞電位確定用電流Ｉａ）を一時的に流して画素信号の読出しを加速し、記憶部１１４への読出しが所定時間内に収まるようにすることで、読出時間の短縮化と縦筋ノイズの抑圧を両立させる。 - 特許庁

The vertical streak noise removing section 70 of a C-MOS image sensor comprises a memory 32 for storing the error value for each column of an image signal outputted from the image sensor, sections 72 and 73 for correcting the error value, and a circuit 74 for subtracting an error value corrected at the correcting sections 72 and 73 from the image signal outputted from the image sensor.例文帳に追加

Ｃ−ＭＯＳイメージセンサの縦筋ノイズの除去処理部７０は、イメージセンサから出力された画像信号のカラム毎の誤差値を格納する誤差値格納メモリ３２と、誤差値を補正する補正部７２，７３と、イメージセンサから出力された画像信号から補正部７２，７３により補正された誤差値を減算する減算回路７４とを備える。 - 特許庁

The vertical streak noise removing section 30 of a C-MOS image sensor comprises a memory 32 for storing the error value for each column of an image signal outputted from the image sensor, sections 45 and 46 for correcting the error value, and a circuit 47 for subtracting an error value corrected at the correcting sections 45 and 46 from the image signal outputted from the image sensor.例文帳に追加

Ｃ−ＭＯＳイメージセンサの縦筋ノイズの除去処理部３０は、イメージセンサから出力された画像信号のカラム毎の誤差値を格納する誤差値格納メモリ３２と、誤差値を補正する補正部４５，４６と、イメージセンサから出力された画像信号から補正部４５，４６により補正された誤差値を減算する減算回路４７とを備える。 - 特許庁

A ferroelectric nonvolatile memory 80 includes a plurality of memory cells 70 each composed of a MOS or MIS transistor 50 formed from a gate electrode 13 through a predetermined insulating film 12 on a predetermined semiconductor wafer 11 and a pair of ferroelectric capacitors 60 each composed of the gate electrode 13, a ferroelectric thin film 17 formed on the gate electrode 13 and an upper electrode layer 16 formed on the ferroelectric thin film 17.例文帳に追加

強誘電体不揮発性メモリ８０は、所定の半導体基板１１上において、所定の絶縁膜１２を介してゲート電極１３形成されてなるＭＯＳ型又はＭＩＳ型のトランジスタ５０と、ゲート電極１３、このゲート電極１３上に形成された強誘電体薄膜１７、及び強誘電体薄膜１７上に形成された上部電極層１６で構成される一対の強誘電体キャパシタ６０とから構成される、複数のメモリセル７０を含んでいる。 - 特許庁

A step for forming a first insulating film on the semiconductor substrate in the nonvolatile memory transistor region, a step for forming a second insulating film on the first insulating film, a step for forming a third insulating film on the second insulating film, and a step for forming a fourth insulating film on the substrate in the MOS field effect transistor region, are processed simultaneously.例文帳に追加

不揮発性メモリトランジスタ領域の半導体基板上に第１の絶縁膜を形成する工程と第１の絶縁膜上に第２の絶縁膜を形成する工程と第２の絶縁膜上に第３の絶縁膜を形成する工程とＭＯＳ電界効果トランジスタ領域の半導体基板上に第４の絶縁膜を形成する工程とを同時に行う。 - 特許庁

A nonvolatile semiconductor memory cell 20 corresponding to input address information has a variable resistive element 14 comprising materials having a perovskite type crystal structure, in which resistance values between electrodes change reversibly by voltage values impressed between a pair of electrodes, and the resistance values are sustained after impression of the voltage; and a MOS transistor in which the variable resistive element 14 and a drain area 13 which is a driving area are connected.例文帳に追加

入力アドレス情報に対応した不揮発性半導体メモリセル２０は、一対の電極間に印加される電圧値によって、電極間の抵抗値が可逆的に変化し、電圧印加後も抵抗値を保持するペロブスカイト型結晶構造を有する材料から成る可変抵抗素子１４と、その可変抵抗素子１４と駆動領域であるドレイン領域１３とが接続されたＭＯＳトランジスタとを有する。 - 特許庁