「MOS memory」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

An anti-fuse memory cell 4 includes: two N type MOS transistors M1, M2, and one anti-fuse element AF.例文帳に追加

本発明では、アンチヒューズメモリセル４は、２つのＮ型ＭＯＳトランジスタＭ１、Ｍ２と、１つのアンチヒューズ素子ＡＦにより構成されている。 - 特許庁

To form an electrically erasable memory cell with a MOS transistor having a single gate electrode instead of a laminated structure.例文帳に追加

電気的消去が可能であり、メモリセルを積層構造ではない単一のゲート電極を持つＭＯＳトランジスタで構成する。 - 特許庁

In MOS transistors M1, M2 included in the ferroelectric memory 2 and MOS transistors M3-M6 constituting the clocked inverter 4, the prescribed ON-OFF operation is controlled by a control circuit.例文帳に追加

強誘電体メモリ２に含まれるＭＯＳトランジスタＭ１，Ｍ２、およびクロックドインバータ４を構成するＭＯＳトランジスタＭ３〜Ｍ６は、制御回路により所定のオンオフ動作が制御されるようになっている。 - 特許庁

In addition, source/drain of a MOS transistor in the memory cell part are made into double diffusion layer structure 5, 6, and source/drain of the MOS transistor in the peripheral circuit part are made into triple diffusion layer structure 5, 6, 7.例文帳に追加

また、メモリセル部におけるＭＯＳトランジスタのソース／ドレインを二重拡散層構造５，６とし、周辺回路部におけるＭＯＳトランジスタのソース／ドレインを三重拡散層構造５，６，７にする。 - 特許庁

A TCAM cell is constituted of two dynamic type memory cells consisting of MOS transistors 101, 102 and capacitor elements 105, 106, and a coincidence comparing circuit consisting of two MOS transistors 103, 104.例文帳に追加

ＴＣＡＭセルは、ＭＯＳトランジスタ1０１，１０２とキャパシタ素子１０５，１０６とからなる２つのダイナミック型記憶セルと、２つのＭＯＳトランジスタ１０３，１０４からなる一致比較回路とで構成される。 - 特許庁

To prevent the erroneous writing in an unselected memory cell in a nonvolatile semiconductor memory of virtual grounding system in which MOS transistor having a charge storage layer consisting of a silicon nitride film in the gate insulating film is used as a memory cell.例文帳に追加

ゲート絶縁膜中にシリコン窒化膜からなる電荷蓄積層を有するＭＯＳトランジスタをメモリセルとする仮想接地方式の不揮発性半導体メモリにおいて、非選択なメモリセルへの誤書き込みを防止する。 - 特許庁

When the second memory is inactive, on the basis of a leak current control signal from the leak current control circuit, a threshold voltage of the MOS transistor constituting the first memory is set as the second voltage, and a threshold voltage of the MOS transistor constituting the second memory is set as the first voltage .例文帳に追加

前記第２のメモリのインアクティブ状態において、前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第１のメモリを構成するＭＯＳトランジスタの閾値電圧を前記第２の電圧とし、前記第２のメモリを構成するＭＯＳトランジスタの閾値電圧を前記第１の電圧とする。 - 特許庁

This circuit is a track-and-hold circuit comprising a MOS transistor switch 3, a hold-capacitor 4, a constant voltage circuit 6 provided with a MOS transistor 3, obtaining an optimum point from a substrate potential and a distortion characteristics, storing it in a memory, and biasing a bulk potential of a MOS transistor with the constant voltage through DAC.例文帳に追加

ＭＯＳトランジスタスイッチ３と、ホールドキャパシタ４と、ＭＯＳトランジスタスイッチ３を備え基板電位と歪特性から最適点を求めメモリに記憶させ、ＤＡＣを介して、ＭＯＳトランジスタのバルク電位を、一定の電圧でバイアスする定電圧回路６とを含んでなるトラックアンドホールド回路。 - 特許庁

When the first MOS field effect transistors Q1S and the second MOS field effect transistors Q2S are turned on, electric charges accumulated in a drain region of a non-volatile memory cell MC are extracted through the first MOS field effect transistors Q1S and the main bit lines BLM.例文帳に追加

第１のＭＯＳ電界効果トランジスタＱ__１Ｓおよび第２のＭＯＳ電界効果トランジスタＱ_２Ｓをオンすると、不揮発性メモリセルＭＣのドレイン領域に蓄積された電荷が、第１のＭＯＳ電界効果トランジスタＱ_１Ｓおよびメインビット線ＢＬＭを介して引き抜かれる。 - 特許庁

An illustrative unit cell of a nonvolatile memory, such as a phase change random access memory (PRAM), is linked to an address line, and a data line and includes a MOS transistor that receives application of a voltage from the data line.例文帳に追加

相変化ランドムアクセスメモリ（ＰＲＡＭ）のような不揮発性メモリの例示的な単位セルはアドレスラインとデータラインに連結され、データラインから電圧の印加を受けるＭＯＳトランジスタを含む。 - 特許庁

A process to form a tunnel insulating film of the memory transistor and a process to form a gate-insulating film of the MOS transistor are made to be a separate process.例文帳に追加

メモリトランジスタのトンネル絶縁膜を形成する工程と、ＭＯＳトランジスタのゲート絶縁膜を形成する工程を別工程とする。 - 特許庁

To provide a programming method for a non-volatile semiconductor memory in which program disturbance phenomenon owing to a parasitic MOS transistor can be prevented.例文帳に追加

寄生ＭＯＳトランジスタによるプログラムディスターブ現象を防止できる不揮発性半導体メモリ装置のプログラム方法を提供する。 - 特許庁

To form a nonvolatile semiconductor storage device which is electrically erasable and has a memory cell formed of a MOS transistor having a single gate electrode without using a laminated structure.例文帳に追加

電気的消去が可能であり、メモリセルを積層構造ではない単一のゲート電極を持つＭＯＳトランジスタで構成する。 - 特許庁

To process a memory cell having a MONOS type gate electrode and each gate electrode of normal MOS transistors at the same time.例文帳に追加

ＭＯＮＯＳ型のゲート電極を有するメモリセルと、通常のＭＯＳトランジスタの各ゲート電極を同時に加工できるようにする。 - 特許庁

In a memory cell 100, the cell ratio of N channel MOS transistors 102 and 104 and N channel MOS transistors 106 and 108 is one and capacitors 114 and 116 are connected to storage nodes 118 and 120, respectively.例文帳に追加

メモリセル１００において、ＮチャネルＭＯＳトランジスタ１０２，１０４とＮチャネルＭＯＳトランジスタ１０６，１０８とのセル比は１であり、記憶ノード１１８，１２０には、それぞれキャパシタ１１４，１１６が接続される。 - 特許庁

To obtain a method of manufacturing in which the source/drain region of an FET and a capacitor lower electrode are connected in small resistance without diffusion barrier in a memory cell provided with a stacked capacitor on a MOS field effect transistor (MOSFET).例文帳に追加

MOS電界効果トランジスタ（ＭＯＳＦＥＴ）上にスタックトキャパシタを設けるメモリセルにおいて、ＦＥＴのソース／ドレイン領域とキャパシタ下部電極を拡散バリアのない低抵抗で接続する製造方法を提供する。 - 特許庁

A two transistors one capacitor type memory cell in which an one transistor one capacitor type memory cell is made the basics and a MOS transistor making potential difference between ferroelectric capacitors in the non-selection ferroelectric memory cell is added is adopted, while a cell plate line of an adjacent ferroelectric memory cell is made common.例文帳に追加

１トランジスタ１キャパシタ型メモリセルを基本とし、非選択強誘電体メモリセル内の強誘電体キャパシタ電極間の電位差をゼロにするＭＯＳトランジスタを追加する２トランジスタ１キャパシタ型メモリセルを採用するとともに、隣接する強誘電体メモリセルのセルプレート線を共通にする。 - 特許庁

To improve a data retention and to stabilize an operation of a nonvolatile semiconductor memory device which uses a MOS transistor.例文帳に追加

ＭＯＳトランジスタを用いた不揮発性半導体記憶装置において、データ保持特性を向上させる共に動作の安定化を図れるようにする。 - 特許庁

A bias voltage generation circuit 21 includes a series circuit composed of a magneto-resistance element Ref imitating a memory cell, and a MOS transistor QN3.例文帳に追加

バイアス電圧発生回路２１は、メモリセルを模した磁気抵抗素子ＲｒｅｆとＭＯＳトランジスタＱＮ３からなる直列回路を有する。 - 特許庁

To provide a method of manufacturing a semiconductor device by which MOS transistors in both a memory cell region and a peripheral circuit region can be optimized.例文帳に追加

メモリセル領域と周辺回路領域の双方におけるＭＯＳトランジスタの最適化が可能な半導体装置の製造方法を提供する。 - 特許庁

A memory cell is formed of a MOS transistor comprising a floating gate 6, a control gate 7 forming the word line WL, and an embedded gate 8.例文帳に追加

メモリセルは、浮遊ゲート６、ワード線ＷＬを構成する制御ゲート７および埋め込みゲート８を有するＭＯＳトランジスタで構成される。 - 特許庁

To suppress an increase in subthreshold voltage and a reduction in voltage margin accompanying a low-voltage operation of a static memory cell composed of a MOS transistor.例文帳に追加

ＭＯＳトランジスタから成るスタティックメモリセルの低電圧動作に伴うサブスレッショルド電流の増加と電圧マージンなどの低下を抑制する。 - 特許庁

Main bit lines BLM being common to each of a plurality of memory blocks MB are grounded through a second MOS field effect transistor Q2S.例文帳に追加

複数のメモリブロックＭＢの各々に共通のメインビット線ＢＬＭは、第２のＭＯＳ電界効果トランジスタＱ_２Ｓを介して接地されている。 - 特許庁

In a memory cell including six transistors (11, 12, 15, 16, 21, and 22), a transistor 12 and a transistor 16 are n-type spin MOS transistors.例文帳に追加

６トランジスタ（１１，１２，１５，１６、２１，２２）で構成されるメモリセルにおいて、トランジスタ１２及びトランジスタ１６をｎ型スピンＭＯＳトランジスタとする。 - 特許庁

This semiconductor memory is provided with a MOS transistor, first insulation films (16, 21 and 22), a capacitance part and a first contact part (17').例文帳に追加

本発明による半導体記憶装置は、ＭＯＳトランジスタと、第１絶縁膜（１６、２１、２２）と、容量部と、第１コンタクト部（１７’）とを具備する。 - 特許庁

When the second memory is active, on the basis of a leak current control signal from the leak current control circuit, a threshold voltage of a MOS transistor constituting the first memory is set as a first voltage, and a threshold voltage of a MOS transistor constituting the second memory is set as a second voltage lower than the first voltage.例文帳に追加

前記第２のメモリのアクティブ状態において、前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第１のメモリを構成するＭＯＳトランジスタの閾値電圧を第１の電圧とし、前記第２のメモリを構成するＭＯＳトランジスタの閾値電圧を前記第１の電圧よりも小さい第２の電圧とする。 - 特許庁

In a memory cell MC included in a memory circuit 3 of a system LSI, the gate electrode 43 of an N-channel MOS transistor Q and the cell plate electrode 48 of a capacitor C are formed out of a single wiring layer.例文帳に追加

システムＬＳＩのメモリ回路部３に含まれるメモリセルＭＣにおいて、ＮチャネルＭＯＳトランジスタＱのゲート電極４３とキャパシタＣのセルプレート電極４８とを同一配線層で形成する。 - 特許庁

A second N-well that includes a PMOS of the second memory cell, is provided between the second P-well and a third P-well that includes one of NMOSs of the second memory cell and a transfer MOS.例文帳に追加

第２メモリセルのＰＭＯＳが形成された第２Ｎ型ウェルは、上記第２Ｐ型ウェル及び第２メモリセルの一方のＮＭＯＳ及び転送ＭＯＳが形成された第３Ｐ型ウェルの間に設けられる。 - 特許庁

Consequently, a side wall insulation film 10a can be formed narrow in a MOS transistor for the memory cell section AR2, while a side wall insulation film 10d can be formed wide in a MOS transistor for the circuit section with a high breakdown voltage.例文帳に追加

これにより、メモリセル部ＡＲ２用のＭＯＳトランジスタにおいて側壁絶縁膜１０ａの形成幅を小さく、そして、高耐圧回路部用のＭＯＳトランジスタにおいて側壁絶縁膜１０ｄの形成幅を大きくできる。 - 特許庁

The NAND flash memory includes: a first and third drain-side select MOS transistors, one of which is turned on and the other of which is turned off; and a second and fourth drain-side select MOS transistors, one of which is turned on and the other of which is turned off.例文帳に追加

ＮＡＮＤ型フラッシュメモリは、第１または第３のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフし、且つ、第２または第４のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフする。 - 特許庁

A memory cell power source control circuit 3 controls a power source (memory cell power source VDDM1) of a memory cell 1 of a column selected during write-in of data to a lower voltage value than a VDD level decided by divided voltage ratio of P type MOS transistors QP6 and QP7.例文帳に追加

メモリセル電源制御回路３は、データの書き込み時に選択されるカラムのメモリセル１の電源（メモリセル電源ＶＤＤＭ１）を、Ｐ型ＭＯＳトランジスタＱＰ６とＱＰ７の分圧比で決定される、ＶＤＤレベルより低い電圧値に制御する。 - 特許庁

Memory transistors MA which have floating gates and control gates, and N channel MOS transistors QA of which the gates are connected to the floating gates of the memory transistors and which turns on or off in accordance with the storage data of the memory transistors MA, are included in the semiconductor integrated circuit device.例文帳に追加

この半導体集積回路装置では、浮遊ゲートおよび制御ゲートを有するメモリトランジスタＭＡと、ゲートが浮遊ゲートに接続され、メモリトランジスタＭＡの記憶データに応じてオンまたはオフするＮチャネルＭＯＳトランジスタＱＡとを含む。 - 特許庁

A memory cell power control circuit 3 controls the power source (memory cell power VDDM1) of the memory cell 1 of a column selected when writing data to a voltage value lower than a VDD level decided by the voltage dividing ratio of P type MOS transistors QP6 and QP7.例文帳に追加

メモリセル電源制御回路３は、データの書き込み時に選択されるカラムのメモリセル１の電源（メモリセル電源ＶＤＤＭ１）を、Ｐ型ＭＯＳトランジスタＱＰ６とＱＰ７の分圧比で決定される、ＶＤＤレベルより低い電圧値に制御する。 - 特許庁

A power gating circuit contains a MOS circuit having first and second power supply terminals for a memory circuit etc., a P-channel transistor 12 having a drain coupled with the first power supply terminal of the MOS circuit, and an N-channel transistor 16 having a drain coupled with the second power supply terminal of the MOS circuit.例文帳に追加

パワーゲーティング回路は、メモリ回路等の、第１の電源端子および第２の電源端子を有するＭＯＳ回路と、ＭＯＳ回路の第１の電源端子に結合されるドレインを有するＰ−チャネルトランジスタ１２と、ＭＯＳ回路の第２の電源端子に結合されるドレインを有するＮ−チャネルトランジスタ１６とを含む。 - 特許庁

To provide a nonvolatile semiconductor memory device and a depletion type MOS transistor, which improve a breakdown voltage of a transistor and improve operation reliability.例文帳に追加

トランジスタの耐圧を向上し、動作信頼性を向上出来る不揮発性半導体記憶装置及びディプレッション型ＭＯＳトランジスタを提供すること。 - 特許庁

These N-MOS transistors perform self-terminations by enabling or disabling the memory device so as to eliminate ringing and line reflections.例文帳に追加

このＮ−ＭＯＳトランジスタは、メモリデバイスにおけるリンギングおよびライン反射を解消するようデバイスをイネーブルまたはディスエーブルすることによって自動終端を行う。 - 特許庁

To improve reading sensitivity in a memory cell having one MOS transistor formed in a floating body area whose lower surface is insulated by bonding.例文帳に追加

接合によってその下面上で絶縁されたフローティングボディ領域内に形成された一つのＭＯＳトランジスタを有するメモリセルにおいて、読取感度を改善する。 - 特許庁

Also, a plurality of power source voltages required for writing multi-level data in a memory cell are realized by surface breakdown phenomenon of MOS transistors M2, M4.例文帳に追加

また、多値のデータをメモリセルに書き込むときに必要な複数の電源電圧をＭＯＳトランジスタＭ２、Ｍ４の表面ブレークダウン現象によって実現する。 - 特許庁

To easily manufacture an MOS semiconductor memory device having an insulation film laminate in which the sizes of band gaps of insulation films adjacent to each other are different from each other.例文帳に追加

隣り合う絶縁膜のバンドギャップの大きさが異なる絶縁膜積層体を有するＭＯＳ型半導体メモリ装置を容易に製造する。 - 特許庁

At both, left and right, end parts of the memory mat 11, a substrate potential control circuit 7 which controls supply of a substrate potential fed to an MOS transistor is formed.例文帳に追加

メモリマット１_1 の左右両端部には、ＭＯＳトランジスタに供給する基板電位の供給制御を行う基板電位制御回路７が形成されている。 - 特許庁

A P channel MOS transistor G1 is a switch for supplying and cutting off a power source, and inserted in a path supplying a power source to a memory cell array.例文帳に追加

ＰチャネルＭＯＳトランジスタＧ１は、本発明の電源供給遮断用スイッチであり、メモリセル・アレイに電源を供給する経路に挿入されている。 - 特許庁

A memory cell is constituted of a MOS transistor having a floating gate 221b, a control gate 222a constituting a word line WL and an auxiliary gate 223a.例文帳に追加

メモリセルは、浮遊ゲート２２１ｂ、ワード線ＷＬを構成する制御ゲート２２２ａおよび補助ゲート２２３ａを有するＭＯＳトランジスタで構成される。 - 特許庁

Using a second mask 9, a first conductivity-type wells 10, 10 are formed respectively at the memory cell part 1 and a second conductivity-type MOS transistor part 8.例文帳に追加

第２のマスク９を用いて、メモリセル部分１および第２導電型ＭＯＳトランジスタ部分８のそれぞれに、第１導電型のウェル１０，１０を形成する。 - 特許庁

This portion functions as an electrically rewritable MOS type semiconductor memory cell by having a MONOS type memory insulating film 4 and a second current path 2, and this portion functions as a usual MOS type semiconductor device by having the gate insulating film 3 and the current path 1.例文帳に追加

ＭＯＮＯＳ型のメモリ絶縁膜４および第２の電流経路２を有することにより、この部分は、電気的に書き換えが可能なＭＯＳ型半導体記憶素子として機能し、ゲート絶縁膜３および電流経路１を有することにより、この部分は、通常のＭＯＳ型半導体素子として機能する。 - 特許庁

A semiconductor memory device 50 includes a PMOS sense circuit 1, an NMOS sense circuit 2, a precharge circuit 3, a dummy cell circuit 4, a column selection circuit 5, a separation circuit 6, a memory cell array MCA 1, a memory cell array MCA 2, and Nch MOS transistors NT 1 to 6.例文帳に追加

半導体記憶装置５０には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至６が設けられる。 - 特許庁