「MOS memory」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The memory cell is constituted of a variable resistor element 1, a MOS transistors 2 as a switching element which controls voltage applied to both ends of the variable resistor element 1, and a resistive element 6 with nonlinear current voltage property which is connected between the MOS transistor 2 and the variable resistor elements 1 (or connected to the drain side of the MOS transistor 2 in series).例文帳に追加

可変抵抗素子１と、可変抵抗素子１の両端に印加する電圧を制御するスイッチング素子としてのＭＯＳトランジスタ２と、可変抵抗素子１とＭＯＳトランジスタ２との間（又はＭＯＳトランジスタ２のドレイン側）に直列に接続された、非線形電流電圧特性を有する抵抗素子６とを備えるメモリセルとして構成した。 - 特許庁

An MRAM uses a tunnel magnetic resistor (TMR) and a MOS-FET as a memory and its wiring is formed by crossing a word line and a bit line with the TMR in between.例文帳に追加

ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ）素子とＭＯＳ−ＦＥＴをメモリ素子とし、ワード線とビット線が、ＴＭＲ素子を挟んで交差して配線される。 - 特許庁

The local sense amplifier is a single-ended sense amplifier including a single MOS transistor which detects a potential of the local bit line which varies when data of the memory cell is read and written.例文帳に追加

ローカルセンスアンプは、メモリセルのデータの読出・書込時に変動するローカルビット線の電位を検出する単一のＭＯＳトランジスタを含むシングルエンド型センスアンプである。 - 特許庁

To suppress leak due to parasitic MOS in a sub-decoder circuit (word line drive circuit) to which positive or negative high voltage is supplied, in a nonvolatile semiconductor memory device.例文帳に追加

不揮発性半導体記憶装置において正または負の高電圧が供給されるサブデコーダ回路（ワード線駆動回路）における寄生ＭＯＳによるリークを抑制する。 - 特許庁

This memory is equipped with a constant voltage generating circuit which has 1st MOS transistors Qn1 to Qn10 connected in series between a source voltage and a ground voltage.例文帳に追加

電源電圧と接地電圧との間に複数個の第１のＭＯＳトランジスタＱｎ１〜Ｑｎ１０が直列接続された定電圧生成回路を備えている。 - 特許庁

Threshold voltage of parasitic MOS transistors between adjacent memory cells and string selecting transistors are increased by biasing the pocket P well region by negative voltage.例文帳に追加

ポケットＰウェル領域をマイナス電圧でバイアスすることによって、隣接したメモリセルの間の寄生ＭＯＳトランジスタ及びストリング選択トランジスタのしきい値電圧が増加する。 - 特許庁

To obtain a non-volatile semiconductor memory in which shortening a time required for write-in operation of data and improving storage density by using a multi-level for a MOS transistor can be realized.例文帳に追加

データの書き込み動作の所要時間の短縮化、及びＭＯＳトランジスタの多値化による記憶密度の向上を実現し得る不揮発性半導体記憶装置を得る。 - 特許庁

Thus, the currents of the load MOS transistors T0, and T1 which become problems during reading are suppressed, and the output signal of a memory cell (MC) is secured.例文帳に追加

これにより、読出し時に問題となる負荷ＭＯＳトランジスタＴ０、Ｔ１の電流を抑えることができ、メモリセル（ＭＣ）の出力信号を確保することができる。 - 特許庁

An interlayer-insulating film 24 is deposited on a silicon substrate 11 on which MOS transistors 13, 14 are formed, and plugs 26, 27 are formed in a memory cell region Rmemo.例文帳に追加

ＭＯＳトランジスタ１３、１４が形成されているシリコン基板１１の上に、層間絶縁膜２４を堆積し、メモリセル領域Ｒmemoにプラグ２６、２７を形成する。 - 特許庁

To suppress electric field concentration generated at the edge part of an STI region (groove type element separation region) even when the MOS transistor of multiple power sources is formed in a peripheral circuit and to eliminate the kink characteristics of the MOS transistor in a semiconductor device loaded with an MONOS type nonvolatile memory.例文帳に追加

ＭＯＮＯＳ型不揮発性メモリ搭載半導体装置で、周辺回路に多電源のＭＯＳトランジスタを形成してもＳＴＩ領域（溝型素子分離領域）のエッジ部に生じる電界集中を抑制し、ＭＯＳトランジスタのキンク特性をなくす。 - 特許庁

The sensing speed is increased via a gate voltage control circuit of the shared MOS transistor connecting a sense amplifier and a memory cell array by considering the noise at sensing, lowering the shared MOS transistor gate voltage (SHR) in two steps and reducing the amplified bit line capacity.例文帳に追加

センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。 - 特許庁

A memory cell of an address AD00 is provided with MOS transistors Q1, Q2 and a magnetic tunnel resistance element MR00 between bit lines BL0a and BL0b, gate electrodes of the MOS transistors Q1 and Q2 are connected to word lines WL0a and WL0b.例文帳に追加

アドレスＡＤ００のメモリセルは、ビット線ＢＬ０ａとＢＬ０ｂとの間に、直列に接続されたＭＯＳトランジスタＱ１およびＱ２と、磁気トンネル抵抗素子ＭＲ００とを備え、ＭＯＳトランジスタＱ１およびＱ２のゲート電極が、ワード線ＷＬ０ａおよびＷＬ０ｂに接続されている。 - 特許庁

Then, the probability for the data held in the memory cell at powering up being set to "0" is made high by making the impedance of the first P channel-type MOS transistor 21 of the first inverter INV1 larger than the impedance of the second P channel-type MOS transistor 23 of the second inverter INV2.例文帳に追加

そして、第１のインバータＩＮＶ１の第１のＰチャネル型ＭＯＳトランジスタ２１のインピーダンスを、第２のインバータＩＮＶ２の第２のＰチャネル型ＭＯＳトランジスタ２３のインピーダンスより大きくすることにより、電源投入時にメモリセルに保持されるデータが「０」になる確率を高くした。 - 特許庁

Source electrode lines of MOS transistors in logic and memory circuits are kept at a ground potential in an active mode, and ground source electrode lines are kept at a voltage higher than the ground potential in an unselected standby mode, thereby reducing a gate tunnel leakage current of the MOS transistor without destroying data.例文帳に追加

論理回路およびメモリ回路におけるＭＯＳトランジスタのソース電極線を動作時には接地電位に保ち、選択されない待機時には接地ソース電極線を接地電位より高い電圧に保つことによりデータを破壊することなくＭＯＳトランジスタのゲートトンネルリーク電流を低減する。 - 特許庁

The memory is equipped with at least one of 2nd MOS transistors Qn11 to Qn18 which has its drain connected to one of connection points present among the 1st MOS transistors Qn1 to Qn10 and also has its source connected directly to the source voltage or ground voltage.例文帳に追加

これら複数個の第１のＭＯＳトランジスタＱｎ１〜Ｑｎ１０間に存在する接続点のいずれか１つにドレインが接続し、かつソースが電源電圧または接地電圧に直結した第２のＭＯＳトランジスタＱｎ１１〜Ｑｎ１８を少なくとも１つ備えている。 - 特許庁

A SRAM memory cell 1 comprises two N channel MOS transistors 13, 13' connected in series between a storage node N1 and a line of a ground potential GND and two N channel MOS transistors 14, 14' connected in series between a storage node N2 and a line of a ground potential GND.例文帳に追加

ＳＲＡＭのメモリセル１は、記憶ノードＮ１と接地電位ＧＮＤのラインとの間に直列接続された２つのＮチャネルＭＯＳトランジスタ１３，１３′と、記憶ノードＮ２と接地電位ＧＮＤのラインとの間に直列接続された２つのＮチャネルＭＯＳトランジスタ１４，１４′とを含む。 - 特許庁

To manufacture a memory cell and a transistor(Tr) of the peripheral circuit of the memory cell in parallel without forming an MOS structure on the surface opposed to an element separation region 107 in the element region of the Tr, with no increase in the pattern area of the Tr.例文帳に追加

メモリセルの周辺回路のトランジスタ（Ｔｒ）のパターン面積を増大させずに、このＴｒの素子領域の素子分離領域１０７と対向する面にＭＯＳ構造を形成させること無く、メモリセルとこのＴｒを並行して製造する。 - 特許庁

This semiconductor memory has such a constitution that, when a sense amplifier SA comprising a plurality of MOS transistors is in a standby state, an input signal of the sense amplifier is made zero by a first control circuit CDEC.例文帳に追加

複数のＭＯＳトランジスタを含んで構成したセンスアンプＳＡが待機状態にある時、第１の制御回路ＣＤＥＣによりセンスアンプの入力信号を零とする。 - 特許庁

The semiconductor storage device further comprises a refresh controlling circuit executing refresh operation for preventing loss of the retention data of the plurality of memory cells caused by the charge accumulated in the body region of the MOS transistor.例文帳に追加

さらに、ＭＯＳトランジスタのボディ領域に蓄積された電荷により生じる複数のメモリセルの保持データの消失を防ぐリフレッシュ動作を実行するリフレッシュ制御回路を備える。 - 特許庁

To provide a semiconductor device which has a MOS transistor and a memory element on an SOI substrate and can protect not only a gate insulating film, but also a BOX layer against plasma damage and electrostatic damage.例文帳に追加

ＳＯＩ基板にＭＯＳトランジスタやメモリ素子を有し、プラズマダメージや静電ダメージからゲート絶縁膜だけでなく、ＢＯＸ層をも保護することができる半導体装置を提供する。 - 特許庁

In this semiconductor memory, a MOS transistor 19A constituting a reference level boost-up circuit is connected between a tail bias signal line 106 and a reference level input line 103.例文帳に追加

この半導体記憶装置は、リファレンスレベル突き上げ回路２９を構成するＭＯＳトランジスタ１９Ａを、テールバイアス信号線１０６とリファレンスレベル入力線１０３の間に接続した。 - 特許庁

An SRAM (Static Random Access Memory) includes a P-channel MOS transistor 1 having a comparatively high conduction resistance value which is connected between a one end of a memory cell power source wiring MVL and a line of power source potential VDD', the power source wiring MVL being provided for each row and connected to a power source node of corresponding row.例文帳に追加

このＳＲＡＭは、各行に対応して設けられて対応の行のメモリセル電源配線ＭＶＬの一方端と電源電位ＶＤＤ′のラインとの間に接続され、比較的高い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１を備える。 - 特許庁

In the nonvolatile semiconductor memory element of this structure by applying positive high voltage to a control gate 17, a writing operation is conducted in the MOS transistor 13 by FN tunneling; and by applying negative high voltage to the control gate 17, an erasing operation is conducted in the MOS transistor 13 by FN tunneling.例文帳に追加

上記構成の不揮発性半導体記憶素子において、制御ゲート１７への正の高電圧印加によりＭＯＳトランジスタ１３においてＦＮトンネリングで書き込み動作を行い、制御ゲートへの負の高電圧印加によりＭＯＳトランジスタ１３においてＦＮトンネリングで消去動作を行う。 - 特許庁

A MOS transistor where static memory cells intersect each other to be coupled is configured so as to prevent substantial flowing of a current between a drain and a source even when voltages of a gate and the source are equal.例文帳に追加

スタティックメモリセルの交差結合されたＭＯＳトランジスタは、ゲートおよびソースのそれぞれの電圧が等しくてもドレインとソースとの間に実質的に電流が流れないように構成される。 - 特許庁

A metal silicide layer covers a region spreading from a source region of the first conductive channel MOS contained in the memory cell adjacent to the connection section and installed adjacent to the well tap region to the well tap region.例文帳に追加

つなぎ部に隣接するメモリセルに含まれ、ウェルタップ領域に隣接して設けられた第１導電チャネルＭＯＳのソース領域から、ウェルタップ領域まで広がる領域を、金属シリサイド層が覆う。 - 特許庁

A resistance element 22 and an N-channel MOS transistor 26 are connected in series between an output terminal 8.1a of a voltage generating circuit included in a flash memory and a line for a grounding potential GND.例文帳に追加

フラッシュメモリに含まれる電圧発生回路８．１の出力端子８．１ａと接地電位ＧＮＤのラインとの間に、抵抗素子２２およびＮチャネルＭＯＳトランジスタ２６を直列接続する。 - 特許庁

Also, an internal write-in signal WEi of a L level is inputted to the voltage supply circuit 72 at the time of read-out of data, and voltage VCC is supplied to a memory cell by a P channel MOS transistor 720.例文帳に追加

また、電圧供給回路７２は、データの読出し時、Ｌレベルの内部書込信号ＷＥｉが入力され、ＰチャネルＭＯＳトランジスタ７２０によって電圧ＶＣＣがメモリセルへ供給される。 - 特許庁

A memory block 5 switches a gate voltage of MOS capacitors 1-1, 1-2, 1-3 to a ground level or a power supply voltage level to select capacitors 2-1, 2-2, 2-3 thereby adjusting the oscillating frequency of a VCXO 100.例文帳に追加

ＭＯＳキャパシタ１＿１，１＿２，１＿３のゲート電圧をメモリブロック５でグラウンドレベルと電源電圧レベルに切り替えて、キャパシタ２＿１，２＿２，２＿３を選択して、ＶＣＸＯ１００の発振周波数を調整する。 - 特許庁

The reference voltage generating circuit 72, the voltage drop circuit 73, and the VPP generating circuit 76 including the thick MOS transistors are arranged in units corresponding to the arranged positions of memory cell arrays 10A, 10B.例文帳に追加

厚膜ＭＯＳトランジスタを含む基準電圧発生回路７２、電圧降圧回路７３およびＶＰＰ発生回路７６は、メモリセルアレイ１０Ａ，１０Ｂの配置位置に対応してユニット配置される。 - 特許庁

A power source potential GNDP for applying a substrate potential to N-channel MOS transistors 74, 78 composing memory cells of SRAM is made controllable independently of the ground potential GNDM for giving a source potential.例文帳に追加

ＳＲＡＭのメモリセルを構成するＮチャネルＭＯＳトランジスタ７４，７８の基板電位を与える電源電位ＧＮＤＰを、ソース電位を与える接地電位ＧＮＤＭと独立して制御可能とする。 - 特許庁

To provide a MOS (Metal-Oxide-Silicon) semiconductor memory device having excellent data storage characteristics, high-speed data rewriting performance, low-power consumption operation performance and high reliability at the same time.例文帳に追加

優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えた不揮発性ＭＯＳ型半導体メモリ装置を提供する。 - 特許庁

A first transfer gate 240 provided between a memory cell MC and a bit line BL has P type and N type MOS transistors Xfer (P, N) connected to a sub-word line decoder SWDec.例文帳に追加

メモリセルＭＣとビット線ＢＬとの間に設けられた第１のトランスファーゲート２４０は、サブワード線デコーダＳＷＤｅｃに接続されたＰ型及びＮ型ＭＯＳトランジスタＸｆｅｒ（Ｐ，Ｎ）を有する。 - 特許庁

In the semiconductor integrated circuit, substrate bias voltages Vbp, Vbn are applied to substrates (well) of the MOS transistors of a SRAM memory cell by any one of active mode from among information-holding operation, writing operation and reading operation of SRAM.例文帳に追加

ＳＲＡＭの情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで基板バイアス電圧Ｖｂｐ、ＶｂｎがＳＲＡＭメモリセルのＭＯＳトランジスタの基板（ウェル）に印加される。 - 特許庁

Between a write-in voltage impression terminal 101 to a nonvolatile memory 103 and a Vcc wire 105, the serial connection of a first diode 107 and a P-channel MOS transistor 109 is connected.例文帳に追加

不揮発性メモリ１０３への書込み電圧印加端子１０１とＶｃｃ線１０５との間に、第１のダイオード１０７とＰチャネルＭＯＳトランジスタ１０９との直列接続が接続する。 - 特許庁

Non-volatile memory transistors MT1, MT2 and MT3 and n-channel type MOS transistors MS1, MS2 and MS3 for selecting them are provided, corresponding to the contact regions 3b, 3c and 3d.例文帳に追加

不揮発性メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３と、これらを選択するためのｎチャネル型ＭＯＳトランジスタＭＳ１，ＭＳ２，ＭＳ３がコンタクト領域３ｂ，３ｃ，３ｄに対応して設けられている。 - 特許庁

To provide a technology for making the improvement of the charge holding characteristics of an MOS semiconductor memory wherein device downsizing and variation suppression of the threshold voltage are compatible, and is scarcely influenced by manufacturing variation.例文帳に追加

素子が微細化されたＭＯＳ型半導体記憶装置の電荷保持特性の向上と、しきい値電圧の変動の抑制とを両立させ、製造ばらつきの影響を受けにくい技術を提供する。 - 特許庁

To provide a semiconductor device, where a p-channel MOS transistor having high performance and a high breakdown voltage with a surface channel structure is formed on the same substrate as a memory cell, and to provide a manufacturing method of the semiconductor device.例文帳に追加

メモリセルと同一の基板上に、表面チャネル構造を有する高性能な高耐圧のｐチャネル型ＭＯＳトランジスタが形成された半導体装置及びその製造方法を提供する。 - 特許庁

The semiconductor device comprises a protective element region 13 and a memory cell region 12 which are formed separately across an element separation region 14 on a first conductive region 1, a MONOS memory cell formed on the memory cell region 12, a MOS transistor formed on the protective element region 13, and a first conductive diffusion layer 5 formed in the protective element region 13.例文帳に追加

第１導電型領域１上に素子分離領域１４で分離形成された保護素子領域１３およびメモリセル領域１２と、メモリセル領域上に形成されたＭＯＮＯＳ型メモリセルと、保護素子領域上に形成されたＭＯＳ型トランジスタと、保護素子領域に形成された第１導電型拡散層５とを備える。 - 特許庁

The imaging element module includes a MOS type imaging element 22 for imaging a subject image, a memory 25 for storing picked-up image data of the imaging element 22 with a digital signal, and a compressing means 27 for compressing the picked-up image data read from the memory 25 and outputting the compressed picked-up image data to the outside.例文帳に追加

被写体画像を撮像するＭＯＳ型の撮像素子２２と、撮像素子２２の撮像画像データをデジタル信号で記憶するメモリ２５と、メモリ２５から読み出した撮像画像データを圧縮して外部に出力する圧縮手段２７とを撮像素子モジュールに設ける。 - 特許庁

A memory cell 11 of this ferroelectric memory is provided with a N channel MOS transistor 12 being a selection transistor, a ferroelectric capacitor 13, a node 14 between the selection transistor 12 and the ferroelectric capacitor 13, and a resistor 15 for short-circuiting connection of the node 14 and a plate line.例文帳に追加

本発明の強誘電体メモリのメモリセル１１は、選択トランジスタであるＮチャンネルＭＯＳトランジスタ１２、強誘電体キャパシタ１３、選択トランジスタ１２と強誘電体キャパシタ１３間のノード１４、ノード１４とプレート線ＰＬ間をショートするための抵抗１５を備えている。 - 特許庁

To provide a manufacturing method for a semiconductor device that reduces the gate tunnel leakage current and GIDL current of an on-chip memory mounted on SRAM and system LSI, a microprocessor, or a MOS transistor used for system LSI.例文帳に追加

ＳＲＡＭやシステムLSIに搭載されるオンチップメモリ、マイクロプロセッサ、あるいは、システムＬＳＩで用いられるＭＯＳトランジスタのゲートトンネルリーク電流やＧＩＤＬ電流を低減する半導体装置の製造方法を提供する。 - 特許庁

To prevent the surface of a semiconductor substrate projecting in a logic element formation region from being overetched in a manufacturing method for a semiconductor storage where a MONOS type memory element and a MOS type logic element are mixedly mounted.例文帳に追加

ＭＯＮＯＳ型のメモリ素子とＭＯＳ型のロジック素子とを混載する半導体記憶装置の製造方法において、ロジック素子形成領域に出する半導体基板の表面がオーバエッチングされないようにする。 - 特許庁

An internal write-in signal WEi of a H level is inputted to the voltage supply circuit 72 at the time of write-in of data, voltage VCC-VTH is supplied to a memory cell by a N channel MOS transistor 721.例文帳に追加

電圧供給回路７２は、データの書込み時、Ｈレベルの内部書込信号ＷＥｉが入力され、ＮチャネルＭＯＳトランジスタ７２１によって電圧ＶＣＣ−ＶＴＨがメモリセルへ供給される。 - 特許庁

Magnitude of voltage between a gate and a source of the selection MOS transistor of a memory cell connected to a selection word line is lowered than power source voltage by controlling voltage of a selection word line WL during read-out operation.例文帳に追加

読み出し動作時における選択ワード線ＷＬの電圧を制御することにより、選択ワード線に接続するメモリセルの選択ＭＯＳトランジスタのゲート・ソース間電圧の大きさを電源電圧よりも低くする。 - 特許庁

A gap between the gate electrodes 32a and 32b of MOS transistors QM as memory cells adjacent to each other is so designed as to be larger than that between the gate electrodes 32a and 32b and gate electrodes 32c and 32d which pass outside the gate electrodes 32a and 32b.例文帳に追加

隣接メモリセルのＭＯＳトランジスタＱＭのゲート電極３２ａ、３２ｂの間隙は、これらとその外側を通過するゲート電極３２ｃ、３２ｄとの間の間隙より大きく設計されている。 - 特許庁